[發(fā)明專利]用于設(shè)計(jì)半導(dǎo)體集成電路的單元配置方法

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200710107029.X
• 申請(qǐng)日: 2007-05-17
• 公開（公告）號(hào): CN101075272A
• 公開（公告）日: 2007-11-21
• 發(fā)明（設(shè)計(jì)）人: 炭田昌哉
• 申請(qǐng)（專利權(quán)）人: 松下電器產(chǎn)業(yè)株式會(huì)社
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50;H01L27/04;H01L21/822
• 代理公司: 北京律誠(chéng)同業(yè)知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 徐金國(guó);梁揮

1.一種單元配置方法，包括如下步驟：

(a)輸入邏輯電路信息，在該邏輯電路信息中定義有進(jìn)行設(shè)計(jì)的半導(dǎo)體集成電路的觸發(fā)器以及位于所述觸發(fā)器之間的該半導(dǎo)體集成電路的邏輯電路；

(b)解析所述邏輯電路信息以檢測(cè)出夾在兩個(gè)觸發(fā)器之間的邏輯電路；

(c)計(jì)算在步驟(b)中檢測(cè)的邏輯電路的邏輯級(jí)數(shù)；以及

(d)按照在步驟(c)中計(jì)算的邏輯級(jí)數(shù)，確定用于該邏輯電路中的單元要與哪個(gè)襯底電位相連接，

其中，所述步驟(d)包括確定用于具有較大邏輯級(jí)數(shù)的邏輯電路中的單元與較高的襯底電位相連接，而用于具有較小邏輯級(jí)數(shù)的邏輯電路中的單元與較低的襯底電位相連接。

2.根據(jù)權(quán)利要求1所述的單元配置方法，其特征在于，

所述步驟(d)包括根據(jù)在步驟(c)中計(jì)算出的邏輯級(jí)數(shù)以及圖表信息確定用于該邏輯電路的單元要與哪個(gè)襯底電位相連接；并且

所述圖表信息包括按照所述邏輯電路的邏輯級(jí)數(shù)，只要該邏輯級(jí)數(shù)位于預(yù)定值之間，指定單元要與哪個(gè)襯底相連接的信息。

3.根據(jù)權(quán)利要求1所述的單元配置方法，其特征在于，還包括在對(duì)該邏輯電路信息中夾在兩個(gè)觸發(fā)器之間的所有邏輯電路執(zhí)行步驟(b)到(d)之后的步驟(e)，其根據(jù)在所述步驟(d)中確定的襯底電位執(zhí)行自動(dòng)配置/布線處理以生成布局?jǐn)?shù)據(jù)。

4.根據(jù)權(quán)利要求3所述的單元配置方法，其特征在于，當(dāng)對(duì)所述布局?jǐn)?shù)據(jù)執(zhí)行的時(shí)序驗(yàn)證結(jié)果為錯(cuò)誤時(shí)，將單元重新定位到具有較高襯底電壓的襯底，從而所述單元連接到不同的襯底電位。

5.根據(jù)權(quán)利要求3所述的單元配置方法，其特征在于，當(dāng)對(duì)所述布局?jǐn)?shù)據(jù)執(zhí)行的時(shí)序驗(yàn)證結(jié)果為錯(cuò)誤時(shí)，更換單元與襯底電位提供線的接點(diǎn)，從而所述單元連接到不同的襯底電位。

6.一種單元配置方法，包括如下步驟：

(a)輸入邏輯電路信息，在該邏輯電路信息中定義有進(jìn)行設(shè)計(jì)的半導(dǎo)體集成電路的觸發(fā)器以及位于所述觸發(fā)器之間的該半導(dǎo)體集成電路的邏輯電路；

(b)根據(jù)所述邏輯電路信息進(jìn)行自動(dòng)配置/布線處理以生成初步布局?jǐn)?shù)據(jù)；

(c)根據(jù)所述初步布局?jǐn)?shù)據(jù)進(jìn)行時(shí)序驗(yàn)證以計(jì)算各邏輯電路的延遲信息；

(d)解析所述邏輯電路信息以檢測(cè)出夾在兩個(gè)觸發(fā)器之中的邏輯電路；

(e)根據(jù)在步驟(c)處計(jì)算的延遲信息計(jì)算在步驟(d)處檢測(cè)出的邏輯電路的延遲；以及

(f)按照在步驟(e)處計(jì)算的延遲確定用于該邏輯電路的單元要與哪個(gè)襯底電位相連接，

其中，所述步驟(f)包括確定將用于具有較大延遲的邏輯電路的單元與較高的襯底電位相連接，而將用于具有較小延遲的邏輯電路的單元與較低的襯底電位相連接。

7.根據(jù)權(quán)利要求6所述的單元配置方法，其特征在于，所述步驟(f)包括根據(jù)在步驟(e)中計(jì)算出的延遲以及圖表信息確定用于該邏輯電路的單元要與哪個(gè)襯底電位相連接；并且

所述圖表信息包括按照所述邏輯電路的延遲，只要該延遲在預(yù)定值之間，指定單元要與哪個(gè)襯底相連接的信息。

8.根據(jù)權(quán)利要求6所述的單元配置方法，其特征在于，還包括在對(duì)該邏輯電路信息中夾在兩個(gè)觸發(fā)器之間的所有邏輯電路執(zhí)行步驟(d)到(f)之后的步驟(g)，其根據(jù)在所述步驟(f)中確定的襯底電位進(jìn)行自動(dòng)配置/布線處理以生成布局?jǐn)?shù)據(jù)。

9.根據(jù)權(quán)利要求8所述的單元配置方法，其特征在于，當(dāng)對(duì)所述布局?jǐn)?shù)據(jù)執(zhí)行的時(shí)序驗(yàn)證結(jié)果為錯(cuò)誤時(shí)，將單元重新定位到具有較高襯底電壓的襯底，從而所述單元連接到不同的襯底電位。

10.根據(jù)權(quán)利要求8所述的單元配置方法，其特征在于，當(dāng)對(duì)所述布局?jǐn)?shù)據(jù)執(zhí)行的時(shí)序驗(yàn)證結(jié)果為錯(cuò)誤時(shí)，更換單元與襯底電位提供線的接點(diǎn)，從而所述單元連接到不同的襯底電位。

11.一種半導(dǎo)體集成電路，其包括位于連接到不同襯底電位提供線的多個(gè)襯底上的多個(gè)觸發(fā)器和多個(gè)邏輯電路，

其中構(gòu)成邏輯電路的金屬氧化物半導(dǎo)體元件提供有襯底電位，該襯底電位根據(jù)位于多個(gè)觸發(fā)器的第一觸發(fā)器的輸出與輸入到第一觸發(fā)器或者第二觸發(fā)器的信號(hào)線之間邏輯電路的邏輯級(jí)數(shù)的大小而變化，其中用于具有較大邏輯級(jí)數(shù)的邏輯電路中的金屬氧化物半導(dǎo)體元件與較高的襯底電位相連接，而用于具有較小邏輯級(jí)數(shù)的邏輯電路中的金屬氧化物半導(dǎo)體元件與較低的襯底電位相連接。