[發明專利]帶自對準柵極的快閃存儲單元的制造方法

有效

• 申請號: 200710104594.0
• 申請日: 2000-02-17
• 公開（公告）號: CN101083209A
• 公開（公告）日: 2007-12-05
• 發明（設計）人: 陳秋峰
• 申請（專利權）人: 西利康存儲技術股份有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336;H01L21/8247;H01L29/788;H01L29/423;H01L27/115
• 代理公司: 北京市柳沈律師事務所
• 代理人: 張波

本申請是申請日為2000年2月17日的題為“帶自對準柵極的快閃存儲單元及其制造方法”的第00800528.1號發明專利申請的分案申請。

技術領域

本發明一般涉及半導體器件，特別涉及帶自對準柵極的快閃存儲單元及其制造方法。

背景技術

電可編程只讀存儲器(EPROM)已廣泛地用做非易失存儲器，即使電源斷開也能保持數據不改變。然而，EPROM器件的主要缺點在于它們必須在紫外線(UV)下暴露約20分鐘以擦除數據。由于當需要改變數據時，必須將EPROM器件從它的插座上拔下并移到UV光源下，這樣很不方便。

電可擦除可編程只讀存儲器(EEPROM)克服了這個問題，并容許在短得多的時間周期內電擦除數據，通常少于2秒鐘。然而，它仍然存在必須一個字節一個字節的擦除數據的不足之處。

快閃EEPROM與EEPROM的類似之處在于可以用電并且較快地擦除數據。然而，對于快閃EEPROM，數據在通常尺寸范圍為每塊128到64K字節的塊中而不是一個字節一個字節地擦除。

用常規的淺溝槽和LOCOS(硅的局部氧化)隔離技術制造的EPROM、EEPROM或快閃EEPROM存儲器件的例子顯示在圖1和2中。這些器件的每一個包括存儲單元陣列11，每個存儲單元有一個浮柵12和控制柵13。浮柵為多晶硅或非晶硅的隔離島，形成在設置有源、漏和溝道區(未示出)的有源區域16中薄柵極氧化物14上。控制柵設置在浮柵上，通常由重摻雜的多晶硅或多晶硅化物制成。介質膜17設置在兩個柵極之間。根據應用，介質可以是ONO(氧化物/氮化物/氧化物)、僅為氧化膜、或是氧化物和氮化物的其它組合物。

從控制柵上觀察到的，存儲單元的閾值電壓取決于存儲在浮柵內的電子數量。大多數的存儲單元可以存儲兩位數據，例如當閾值電壓為低電平時，導電狀態為邏輯“1”，當閾值電壓為高電平時，導電狀態為邏輯“0”。在一些高密度應用中，多級單元可以在每單元存儲多于兩位，例如每單元4位、8位或更多。這可以通過更精確的控制浮柵內的電子數量實現，由此可以獲得不止兩個不同的閾值電壓。

到目前為止，在這種類型的大多數器件中，通過在隔開相鄰的存儲單元11的隔離氧化區19之間的硅襯底18的有源區域16上熱生長70-250數量級厚度的柵或隧道氧化物14形成浮柵。然后在柵極氧化物上形成導電層21，并在導電層上形成介質膜17。導電層通常為化學汽相淀積(CVD)的多晶硅膜或非晶硅膜，厚度在1500-2500數量級，并通過原位摻雜或通過離子注入摻雜磷、砷或硼。介質膜可以僅為氧化物或為氧化物和氮化物的組合物。

在介質膜上形成光刻掩模以限定繪出浮柵的所有四個邊的完整浮柵圖形或僅繪出有源區域邊緣的兩個邊的部分浮柵圖形。各向異性地腐蝕掉介質膜和導電層的未掩蔽部分以形成浮柵圖形。然后在介質層上形成第二導電層22，在第二導電層上形成第二光刻掩模以限定出控制柵圖形，并完成以前僅部分限定圖形時浮柵圖形的限定。然后各向異性地腐蝕掉第二導電層和介質層的未掩模部分，以完成控制柵圖形并完成原先未完成時的浮柵圖形。

用淺溝槽或LOCOS技術制成的疊置柵和分裂柵存儲單元陣列的俯視圖顯示在圖3和4中。浮柵12有在隔離氧化區19上延伸的端帽23，24。控制柵13覆蓋在浮柵上并形成字線。在分離柵陣列中，控制柵包括用做選擇柵的部分13a，在它們下面沒有浮柵的任何一部分。通常由金屬制成并由隔離氧化物19隔開的位線25將每列中存儲單元的漏極互連。通常由硅襯底中的P+或N+擴散層組成的源線26將相同行中的存儲單元的源極互連。

需要端帽23，24以便在形成浮柵的光刻掩蔽步驟中提供相對于隔離氧化區浮柵圖形的圓角和偏移的容差。圓角效應使邊緣27在光刻步驟之后變短相對于有源區的浮柵偏移使邊緣27移到有源區的邊緣28之外。這些效應的任意一個或兩個會導致浮柵不能完全覆蓋有源區，并會產生使晶體管出現故障的漏泄路徑。

在隔離氧化區上延伸，端帽23，24還有助于在控制柵和浮柵之間形成大的電容區域29，導致兩個柵極之間的大耦合率。在存儲單元中所述大耦合率很重要，是由于在寫和擦除操作期間，會有更多的電壓從控制柵耦合到浮柵。

為了防止由于工藝偏差浮柵僅部分覆蓋有源區的情況，有必要通過使端帽變寬來增加布局容差。此外，相鄰浮柵之間的間距30必須足夠寬以避免柵極之間短路。這兩個要求致使存儲單元尺寸增加并且管芯成本變高。