[發(fā)明專利]商業(yè)評估系統(tǒng)及方法及相關(guān)成本利益預(yù)測方法

無效

• 申請?zhí)枺?/td>: 200710104544.2
• 申請日: 2007-05-25
• 公開（公告）號: CN101079129A
• 公開（公告）日: 2007-11-28
• 發(fā)明（設(shè)計）人: 傅宗民;韓郁琪
• 申請（專利權(quán)）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06Q10/00
• 分類號: G06Q10/00;G06F17/50
• 代理公司: 隆天國際知識產(chǎn)權(quán)代理有限公司
• 代理人: 陳晨

技術(shù)領(lǐng)域

本發(fā)明關(guān)于一種集成電路設(shè)計縮減的商業(yè)評估系統(tǒng)及方法，特別關(guān)于一種用以預(yù)測集成電路設(shè)計縮減的可縮減合格率的商業(yè)評估系統(tǒng)及方法及相關(guān)成本利益預(yù)測方法。

背景技術(shù)

在一半導體元件制造程序中，集成電路設(shè)計者可直接地縮減(shrink)一集成電路芯片(IC?chip)的設(shè)計尺寸。舉例來說，一集成電路芯片在一晶片廠的同一尺寸的一晶片的設(shè)計可被由0.18微米(um)縮減至0.16微米。有時候設(shè)計縮減可能僅用于部分的制造過程，例如一特定制造過程技術(shù)的后端(back-end)。通常由于設(shè)計縮減的關(guān)系，單一晶片可產(chǎn)生更多的集成電路芯片，芯片速度或耗電也被改善，以及/或可得到其它利益。

然而，與設(shè)計縮減有關(guān)的整體成本降低并不直接地明顯由晶粒區(qū)域面積造成。特別是，先前設(shè)計的制造流程可能具有一較佳的合格率百分比。同時，設(shè)計縮減本身也可能導致需要被解決的問題，使得整體成本也因此增加。將一設(shè)計縮減變成可生產(chǎn)的設(shè)計需要一段時間，此往返時間可為從一季度到數(shù)年。此往返時間包含發(fā)展晶片委托加工(foundry)技術(shù)、芯片驗證(silicon?proven)學習、以及其類似技術(shù)所需的時間。此耗時的程序?qū)⑹蛊潆y以辨別真實利益，特別是當處于不斷變化的商業(yè)環(huán)境時。

一般而言，往返時間以及芯片縮減的判斷既不可靠也不系統(tǒng)。因此，需要在芯片設(shè)計上的一初期評估方法。一個有效的評估近似法將有助于布局品質(zhì)的指標、硅知識產(chǎn)權(quán)(IP)設(shè)計、設(shè)計縮減、以及產(chǎn)品成本評估的商業(yè)決策。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供一種商業(yè)評估系統(tǒng)及方法及相關(guān)成本利益預(yù)測方法，用于集成電路設(shè)計縮減的商業(yè)評估，用以預(yù)測可縮減合格率，依據(jù)本發(fā)明的一實施例提供一個評估系統(tǒng)來判斷一集成電路芯片的一設(shè)計縮減的成本利益。

本發(fā)明提供一種成本利益預(yù)測方法，應(yīng)用于集成電路芯片設(shè)計縮減，該成本利益預(yù)測方法包括：依據(jù)該集成電路芯片的一給定設(shè)計布局，計算一原始合格率結(jié)果；將原始布局信息布植到一包括該集成電路芯片的不同縮減原則的信息的數(shù)據(jù)庫；利用一可縮減模型計算器，計算一縮減合格率結(jié)果；以及依據(jù)該原始合格率結(jié)果以及該縮減合格率結(jié)果，決定一設(shè)計縮減的一成本利益。

關(guān)于所述的成本利益預(yù)測方法，其中，該數(shù)據(jù)庫包括多個縮減表且其中每一所述縮減表包括該集成電路芯片的一不同設(shè)計縮減原則的信息。

該可縮減模型計算器依據(jù)該集成電路芯片的制造信息計算該縮減合格率結(jié)果。

該原始合格率結(jié)果以及該縮減合格率結(jié)果指出利用該集成電路芯片的一原始布局，依據(jù)每片晶片所產(chǎn)生的良好晶粒數(shù)量的一成本節(jié)約。

該縮減合格率結(jié)果大致上接近實際的硅片結(jié)果。

本發(fā)明還提供一種商業(yè)評估方法，應(yīng)用于集成電路芯片設(shè)計縮減，該商業(yè)評估方法包括：產(chǎn)生一集成電路芯片的多個原始合格率結(jié)果以及多個縮減合格率結(jié)果；以及于一設(shè)計到硅片流程的一初期階段，執(zhí)行所述原始合格率結(jié)果以及所述縮減合格率結(jié)果的合格率預(yù)測分析以進行商業(yè)評估。

關(guān)于所述的商業(yè)評估方法，其中，所述原始合格率結(jié)果以及所述縮減合格率結(jié)果利用一給定原始布局、一依據(jù)跨技術(shù)縮減原則以及制造過程參數(shù)的縮減因子近似、以及一制造商的制造過程信息產(chǎn)生。

該縮減因子近似包括一分級方法以及所述原始合格率結(jié)果以及所述縮減合格率結(jié)果的退化模塊以使其更精確。

所述的商業(yè)評估方法，還包括：于一設(shè)計到硅片流程的一初期階段，依據(jù)所述原始合格率結(jié)果以及所述縮減合格率結(jié)果執(zhí)行一布局品質(zhì)分析以進行布局品質(zhì)評估。

所述原始合格率結(jié)果以及所述縮減合格率結(jié)果利用一給定知識產(chǎn)權(quán)模塊設(shè)計、一設(shè)計宏/區(qū)塊、以及該集成電路芯片的一全芯片設(shè)計中的其中之一產(chǎn)生。

所述的商業(yè)評估方法，還包括：產(chǎn)生一給定知識產(chǎn)權(quán)模塊設(shè)計、一設(shè)計宏/區(qū)塊、以及該集成電路芯片的一全芯片設(shè)計中的其中之一的一估計合格率索引。

所述原始合格率結(jié)果以及所述縮減合格率結(jié)果利用不同技術(shù)間的一芯片驗證合格率模型產(chǎn)生。

本發(fā)明還提供一種商業(yè)評估系統(tǒng)，應(yīng)用于集成電路芯片設(shè)計縮減，該商業(yè)評估系統(tǒng)包括：一合格率仿真器，其用以依據(jù)該集成電路芯片的一給定設(shè)計布局，產(chǎn)生一原始合格率結(jié)果；一數(shù)據(jù)庫，其包括原始布局信息以及該集成電路芯片的不同縮減原則的信息；一可縮減模型計算器，其用以產(chǎn)生一縮減合格率結(jié)果；以及一商業(yè)評估模塊，其用以依據(jù)該原始合格率結(jié)果以及該縮減合格率結(jié)果，評估一設(shè)計縮減的一成本利益。

通過本發(fā)明，不同設(shè)計縮減技術(shù)間的成本利益分析將在制造過程的初期時得到，使得關(guān)于設(shè)計縮減使用的商業(yè)決策可盡早地決定。