[發(fā)明專利]穩(wěn)定性得到提高的靜態(tài)隨機存取存儲器單元及其形成方法有效
| 申請?zhí)枺?/td> | 200710104461.3 | 申請日: | 2007-04-23 |
| 公開(公告)號: | CN101064189A | 公開(公告)日: | 2007-10-31 |
| 發(fā)明(設(shè)計)人: | S·V·科索諾基;A·巴夫納加爾瓦拉;K·P·羅德貝爾;S·普魯肖特哈曼 | 申請(專利權(quán))人: | 國際商業(yè)機器公司 |
| 主分類號: | G11C11/412 | 分類號: | G11C11/412;G11C11/417 |
| 代理公司: | 北京市中咨律師事務(wù)所 | 代理人: | 于靜;李崢 |
| 地址: | 美國*** | 國省代碼: | 美國;US |
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| 摘要: | |||
| 搜索關(guān)鍵詞: | 穩(wěn)定性 得到 提高 靜態(tài) 隨機存取存儲器 單元 及其 形成 方法 | ||
1.一種存儲器單元,包括:
字線;
第一數(shù)字反相器,所述第一數(shù)字反相器包括第一輸入端和第一輸出端,至少所述第一輸入端具有電容;
第二數(shù)字反相器,所述第二數(shù)字反相器包括第二輸入端和第二輸出端,至少所述第二輸入端具有電容;
第一反饋連接,所述第一反饋連接將所述第一輸出端連接到所述第二輸入端并包含第一電阻元件;以及
第二反饋連接,所述第二反饋連接將所述第二輸出端連接到所述第一輸入端并包含第二電阻元件;
其中,所述第一和第二電阻元件被配置得當(dāng)施加讀電壓脈沖到所述字線時,所述第一和第二反饋連接具有各自的比所述施加的讀電壓脈沖更長的電阻-電容所引致的延遲。
2.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述存儲器單元包含互補金屬-氧化物-半導(dǎo)體電路。
3.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述第一和第二數(shù)字反相器中的至少一個包含n型場效應(yīng)晶體管和p型場效應(yīng)晶體管。
4.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述存儲器單元進(jìn)一步包括:
第一位線;
第一存取晶體管,所述第一存取晶體管將所述第一位線連接到所述第一輸出端;
第二位線;以及
第二存取晶體管,所述第二存取晶體管將所述第二位線連接到所述第二輸出端。
5.根據(jù)權(quán)利要求4所述的存儲器單元,其中,所述第一和第二存取晶體管的運行由所述字線來打開或關(guān)閉。
6.根據(jù)權(quán)利要求4所述的存儲器單元,其中,所述第一和第二存取晶體管中的至少一個包含n型場效應(yīng)晶體管。
7.根據(jù)權(quán)利要求4所述的存儲器單元,其中,所述第一和第二位線配置為使其在讀所述存儲器單元之前被充電到高邏輯態(tài)電壓。
8.根據(jù)權(quán)利要求4所述的存儲器單元,其中,所述第一和第二位線中的至少一個包含鎢、鋁或銅、或其組合。
9.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述存儲器單元配置為使得寫入所述存儲器單元包括施加寫電壓脈沖到所述字線,以及所述寫電壓脈沖比所述第一和第二反饋連接的電阻-電容引致的延遲更長。
10.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述第一和第二電阻元件中的至少一個包括金屬氮化物、金屬氧氮化物或金屬氧化物。
11.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述第一和第二電阻元件中的至少一個包括金屬硅化物。
12.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述第一和第二電阻元件中的至少一個包括摻雜硅。
13.根據(jù)權(quán)利要求1所述的存儲器單元,其中,所述字線包括多晶硅。
14.一種包括多個存儲器單元的集成電路,所述多個存儲器單元中的至少一個包括:
字線;
第一數(shù)字反相器,所述第一數(shù)字反相器包括第一輸入端和第一輸出端,至少所述第一輸入端具有電容;
第二數(shù)字反相器,所述第二數(shù)字反相器包括第二輸入端和第二輸出端,至少所述第二輸入端具有電容;
第一反饋連接,所述第一反饋連接將所述第一輸出端連接到所述第二輸入端,并包含第一電阻元件;以及
第二反饋連接,所述第二反饋連接將所述第二輸出端連接到所述第一輸入端并包含第二電阻元件;
其中,所述第一和第二電阻元件被配置得當(dāng)施加讀電壓脈沖到所述字線時,所述第一和第二反饋連接具有各自的比所述施加的讀電壓脈沖更長的電阻-電容引致的延遲。
15.根據(jù)權(quán)利要求14所述的集成電路,其中,所述集成電路包括靜態(tài)隨機存取存儲器電路。
16.根據(jù)權(quán)利要求14所述的集成電路,其中,所述多個存儲器單元中的至少一個的配置使得寫入所述多個存儲器單元中的至少一個存儲器單元包括施加寫電壓脈沖到所述字線,以及所述寫電壓脈沖比所述第一和第二反饋連接的電阻-電容引致的延遲更長。
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