[發明專利]鋁導線的制作方法

無效

• 申請號: 200710103984.6
• 申請日: 2007-05-17
• 公開（公告）號: CN101308809A
• 公開（公告）日: 2008-11-19
• 發明（設計）人: 陳威仁;謝榮源;楊立民;王炳堯
• 申請（專利權）人: 力晶半導體股份有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及一種半導體工藝，且特別涉及一種鋁導線的制作方法。

背景技術

隨著半導體制造技術的進步，元件的尺寸也不斷地縮小。當集成電路的集成度增加，使得芯片的表面無法提供足夠的面積來制作所需的內連線(interconnects)時，為了配合元件縮小后所增加的內連線需求，多層金屬內連線(multilevel?interconnects)的設計，便成為超大型集成電路(VLSI)技術所必須采用的方式。

一般而言，金屬內連線的制作會經過數道的制作程序，包括：在基底上形成導電部之后，會先沉積一層覆蓋導電部的介電層。然后，在介電層中形成與導電部電性連接的接觸窗插塞(contact?plug)。最后，在介電層上形成與接觸窗插塞電性連接的金屬導線以形成金屬內連線。

目前常見的金屬導線材料有鋁(Al)、銅(Cu)、銀(Ag)與鎢(W)等導電材料。其中，由于鋁在納米(nanometer)線寬的尺度中的有效電阻率(effectiveresistivity)明顯小于上述其它導體，因此，常被當成是制作金屬導線的主要材料。而已知鋁導線的制作方式是先進行濺鍍工藝，在介電層上形成一層鋁金屬層。然后，在鋁金屬層上，形成用來定義金屬導線圖案的硬掩模(hard?mask)層或光致抗蝕劑。接下來，進行干式蝕刻工藝，移除未被硬掩模層或光致抗蝕劑遮蔽的鋁金屬層，即可以形成鋁導線。

然而，當線寬的要求進入納米尺度(nano-scale)時，上述鋁導線工藝的復雜度與困難性亦隨之提高。舉例來說，像是關鍵尺寸(critical?dimension，CD)的控制就變得益加困難。一旦關鍵尺寸產生偏差(cd?variation)，便會嚴重影響其可靠度。

再者，在進行蝕刻工藝以移除未被硬掩模層或光致抗蝕劑遮蔽的鋁金屬層而形成鋁導線過程中，由于鋁導線的深寬比(aspect?ratio)太高，因此，這往往會造成鋁導線的上半部蝕刻過度并且破壞其側壁輪廓(sidewall?profile)平坦度的現象。若是鋁導線側壁輪廓的平整性不佳，不但容易發生電致遷移(electromigration)的問題，而令鋁導線斷路(open)，之后在鋁導線之間所沉積的介電層，亦可能因此而形成孔洞(void)，進而使得元件效能受到影響。

發明內容

有鑒于此，本發明提供一種鋁導線的制作方法，可以使得鋁導線的側壁輪廓平整、不易產生關鍵尺寸的偏差并且增進介電層的填溝(gap-filling)能力，而可以有效提升其導電效能。

本發明提供一種鋁導線的制作方法，可以制造出具有平順側壁的鋁導線、降低鋁導線的電阻值并能使得介電層中不易產生孔洞，進而提升其導電效果。

本發明提出一種鋁導線的制作方法。首先，提供基底。然后，在基底上依序形成鋁金屬層與掩模層。再來，圖案化掩模層與鋁金屬層，而在鋁金屬層中形成多個溝槽(trench)。繼的，在溝槽側壁形成多個間隙壁(spacer)，其中間隙壁與鋁金屬層具有不同的蝕刻速率(etching?rate)。接著，移除未被圖案化的掩模層與間隙壁覆蓋的鋁金屬層，直到暴露基底，以形成多個鋁導線。

在本發明的一實施例中，上述的掩模層在鋁金屬層上依序例如是硬掩模層、非結晶碳(α-C)層、多層反射層(multi-layer?reflective?layer，MRL)與底部防反射涂布層(bottom?anti-reflection?coating，BARC)。

在本發明的一實施例中，上述的圖案化掩模層與鋁金屬層，而在鋁金屬層中形成溝槽的步驟例如是先在掩模層上形成圖案化光致抗蝕劑層，此圖案化光致抗蝕劑層具有線寬。然后，以圖案化光致抗蝕劑層為掩模，移除部分底部防反射涂布層與多層反射層，直到暴露出非結晶碳層，以形成圖案化的底部防反射涂布層與多層反射層。接下來，以圖案化的底部防反射涂布層與多層反射層為掩模，移除部分非結晶碳層，直到暴露出硬掩模層，以形成圖案化的多層反射層與非結晶碳層。之后，以圖案化的多層反射層與非結晶碳層為掩模，移除部分硬掩模層與鋁金屬層，以在鋁金屬層中形成溝槽。

在本發明的一實施例中，上述的移除部分硬掩模層與鋁金屬層，以在鋁金屬層中形成溝槽的方法例如是反應性離子蝕刻工藝(reactive?ion?etching，RIE)。

在本發明的一實施例中，上述形成溝槽之后，還包括移除位于圖案化的硬掩模層上的圖案化的非結晶碳層。