[發明專利]制造晶體管結構的方法

有效

• 申請號: 200710103847.2
• 申請日: 2007-05-16
• 公開（公告）號: CN101075562A
• 公開（公告）日: 2007-11-21
• 發明（設計）人: 張永富;K·K·德茨富利安;駱志炯;朱慧瓏
• 申請（專利權）人: 國際商業機器公司;特許半導體制造有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8238
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

技術領域

本發明涉及半導體集成電路。更特別地但非唯一地，本發明涉及應變溝道的互補型金屬氧化物半導體(CMOS)晶體管結構及其制造方法。

背景技術

包含數千個半導體器件的集成電路在很多技術領域中扮演著重要角色。在合理成本下具有高性能的器件的持續開發對于這些技術中的一些技術的未來開發是很重要的。金屬氧化物半導體場效應晶體管(MOS?FET)是半導體集成電路中普遍使用的。已經證明，MOSFET器件的性能可以通過向器件的部分施加機械應力來增強。

在圖1(現有技術)中示意性地示出了已知的MOSFET?10。MOSFET10通常制作在諸如硅的半導體襯底12上，并且具有由導電溝道17隔開的源極區域15(也稱作“深”源極區域)和漏極區域16(也稱作“深”漏極區域)。

柵極疊層18設置在導電溝道17(以下稱為“溝道”)上方。柵極疊層18由在溝道17之上的柵極電介質層19和在柵極電介質層19之上的柵極電極20形成。對柵極電極20的電位施加允許對電流流過在源極15和漏極16之間的溝道17進行控制。

柵極疊層18在其源極側和漏極側上分別設置有隔離元件21、22。隔離元件21、22的作用是關于溝道17來限定源極和漏極區域15、16的邊界。例如，源極和漏極區域15、16可以通過對襯底12的摻雜劑注入而制得。

隔離元件21、22可以用作源極和漏極區域15、16形成期間的注入掩膜，以限定源極和漏極區域15、16與溝道17之間的邊界。可選擇地，源極和漏極區域15、16可以通過刻蝕源極凹陷和漏極凹陷并利用原位摻雜硅填充這些凹陷而制得。在這種情況下，隔離元件21、22用來保護下覆襯底免受刻蝕工藝的影響。

源極15和漏極16還分別具有淺擴展區域25、26。淺擴展區域25、26存在于溝道17的端部附近，有助于減小短溝道效應，由此提高器件的性能。

MOSFET器件的性能可以通過在襯底12與淺源極和漏極擴展25、26之間提供“暈環(halo)”區域27、28來進一步提高。暈環區域27、28通過向襯底注入與用來形成源極和漏極擴展25、26的摻雜劑的導電類型相反的摻雜劑而形成。作為示例，在形成于硅襯底上的n型FET(nFET)中，源極和漏極擴展可以通過向硅襯底注入諸如砷或磷的n型摻雜劑而制得。則該器件中的暈環區域將通過向襯底注入諸如硼的p型摻雜劑來形成。

形成暈環區域27、28的目的是抑制“穿通(punchthrough)”，“穿通”是使器件性能降低的幾種短溝道效應中的一種。當器件的溝道長度短到足以使在源極和漏極擴展端部處的耗盡區域重疊而導致擊穿條件時發生穿通。盡管一般通過適當的電路設計避免穿通，但暈環區域27、28的存在縮短了在源極和漏極擴展25、26的端部處的耗盡區域。這允許制作出具有更短溝道區域的器件，同時仍可避免由于穿通引起的擊穿。

近來更高性能MOSFET器件開發中的進步是在器件中包含了應變硅區域。已經發現，nFET的驅動電流可以通過沿溝道17的長度施加拉伸應力來增強。p型FET(pFET)的性能可以通過沿溝道17的長度施加壓縮應力而不是拉伸應力來增強。

然而，如果沿nFET的溝道17的長度施加壓縮應力，則nFET的性能會降低。類似地，如果沿pFET的溝道17的長度施加拉伸應力，則pFET的性能會降低。

已經開發了很多方法來沿溝道17的長度引入應變。這些方法包括將具有第一自然晶格常數的半導體材料的外延層(以下稱為外延層(epilayer))生長在具有與第一自然晶格常數不同的第二自然晶格常數的襯底12的頂上。由此可以形成上覆半導體材料的雙軸應變外延層。自然晶格常數是指未應變結晶體材料的晶格常數。

例如，外延層可以由硅形成，并且襯底可以由硅鍺合金(以下稱為硅鍺)形成。硅具有約為5.43的自然晶格常數。取決于合金中鍺的濃度，硅鍺具有約在5.43和5.66之間的自然晶格常數。鍺的濃度越高，合金的自然晶格常數越大。由于硅鍺的自然晶格常數高于硅的自然晶格常數，所以整個硅外延層將處于雙軸拉伸應力的狀態。美國專利No.6,867,428(BESSER等人)公開了一種具有在這種外延層中形成的應變硅溝道的應變硅nFET。