[發明專利]具有低電流消耗特性的半導體存儲裝置

有效

• 申請號: 200710103314.4
• 申請日: 2007-05-18
• 公開（公告）號: CN101075479A
• 公開（公告）日: 2007-11-21
• 發明（設計）人: 奧山好明;竹內淳;川久保智廣
• 申請（專利權）人: 富士通株式會社
• 主分類號: G11C11/4074
• 分類號: G11C11/4074;G11C11/409
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 張龍哺

技術領域

本發明涉及一種半導體存儲裝置，特別是涉及一種DRAM(動態隨機存取存儲器)。

背景技術

現有技術中，SRAMs(靜態隨機存取存儲器)作為典型的存儲裝置被用于某些類型的電子設備，例如便攜電話之中。然而，SRAMs通常具有比較低的電路密度，所以為了提高存儲容量會導致成本的大幅度提高，而相反，DRAMs則適合以低廉的成本獲得大存儲容量。為了繼續使用那些應用了SRAMs的系統配置中的既有資源，一種可兼容SRAM的DRAMs隨之投入使用，其具有可以與SRAMs的接口兼容的接口。

DRAM與SRAM的控制方法在很多方面都是不同的，這些差異的其中之一是數據寫入/讀出操作時相關地址輸入的時序規格(timing?specification)。因為DRAM存儲元件只允許破壞性的讀出操作，其數據內容在存取過程中會被破壞，所以在數據存取操作時需要將讀出放大器的數據恢復到存儲單元中。在此恢復操作中禁止通過改變地址對其他的存儲單元進行存取。

與此對照，SRAM存儲單元基本上由正反器(flip-flops)組成，因此允許非破壞性的數據讀出操作，其數據內容在存取操作中不會受到破壞。所以，從理論上講，用來進行讀出/寫入操作的存儲單元的位置可以按預期的時序在輸入地址改變后進行改變。此時須防止非預期的數據寫入非預期地址中，因此對SRAM的寫入操作作出規定，以使在地址輸入維持預設時段之后，當數據輸入被固定時，該寫入操作作為有效的存取操作而開始運行。

考慮到這些因素，被設計為與SRAM的操作兼容的DRAM，其配置要求用以讀出操作的存儲核心操作緊隨命令輸入之后開始運行，而用以寫入操作的存儲核心操作則在相關寫入命令周期的末端開始運行。具體地，當芯片使能信號(chip?enable?signal)/CE和寫入使能信號(write?enable?signal)/WE?兩者均被斷定(asserted)處于低電平時，則據此對存儲核心電路開始進行模塊選擇、字線激活、以及讀出放大器激活。隨后當芯片使能信號/CE和寫入使能信號/WE兩者均被解除斷定(deasserted)處于高電平時，寫入數據被固定在作為觸發器的寫入使能信號/WE的上升沿(rise?edge)，從而對存儲核心電路進行與預定地址關聯的預定數據的寫入操作。

在上述寫入操作中，從寫入使能信號/WE被斷定時到響應此寫入使能信號/WE被解除斷定時而運行寫入操作的時段內，需要存儲核心電路在活動狀態下一直等待，在此期間，給存儲核心電路提供電源電壓的電源電路同樣處于活動狀態。

在DRAMs中，一般而言，上升電壓Vpp、下降電壓Vii等均由外部電源電壓Udd生成，并給存儲核心電路供電。所述上升電壓Vpp用以驅動字線，而所述下降電壓Vii被用作存儲核心電路的電源電壓。為了生成該上升電壓Vpp和下降電壓Vii，需要用到例如上升電壓生成電路和下降電壓生成電路之類的電源電路。

所述上升電壓生成電路包括檢測電路和激勵電路。根據該檢測電路對上升電壓下跌量的檢測，激勵電路開始驅動以升高該上升電壓Vpp，所述檢測電路應用差分放大器來檢測參考電壓值Vref和自該上升電壓Vpp分出的電壓之間的差值，并將該檢測結果提供給激勵電路。當上升電壓Vpp下降時，從該上升電壓Vpp分出的電壓會小于所述參考電壓值Vref，對此作出響應，激勵電路開始驅動以升高該上升電壓Vpp。

給流經所述差分放大器的偏置電流設置適當的電流量值，以針對所述存儲核心電路是處在活動狀態或處在非活動狀態作出響應，當該偏置電流值較大時，所述差分放大器的運行速度較快，此時可以在所述上升電壓Vpp突然改變之后運行適當的電平檢測。相應地，當存儲核心電路處在活動狀態時，需要升高偏置電流以充分提升電源電路的響應速度。反之，當存儲核心電路處在非活動狀態時，該偏置電流應該降低以減少不必要的電流消耗。

或者，可選擇提供兩個檢測器(差分放大器)，它們具有不同的響應速度和不同的電流消耗水平。當所述存儲核心電路處在活動狀態時，具有高響應速度和高電流消耗水平的檢測器用來充分提高電源電路的響應速度。反之，當該存儲核心電路處在非活動狀態時，所述具有低響應速度和低電流消耗水平的檢測器用來減少不必要的電流消耗。