[發明專利]具有低電流消耗特性的半導體存儲裝置

有效

• 申請號: 200710103314.4
• 申請日: 2007-05-18
• 公開（公告）號: CN101075479A
• 公開（公告）日: 2007-11-21
• 發明（設計）人: 奧山好明;竹內淳;川久保智廣
• 申請（專利權）人: 富士通株式會社
• 主分類號: G11C11/4074
• 分類號: G11C11/4074;G11C11/409
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 張龍哺

1.一種半導體存儲裝置，包括：

DRAM存儲核心電路，其包含字線；

電源電路，被配置為在第一狀態和第二狀態中擇一的狀態下運行， 以生成預定的電源電壓并提供給所述DRAM存儲核心電路，所述電源電 路在所述第一狀態下消耗的電流大于在所述第二狀態下消耗的電流；以 及

控制電路，設置該控制電路以控制所述電源電路，使得所述電源電 路在字線從字線激活到字線解除激活的激活狀態期間從所述第一狀態切 換到所述第二狀態，隨后再返回所述第一狀態。

2.如權利要求1所述的半導體存儲裝置，其中所述半導體存儲裝置 具有可兼容SRAM的輸入/輸出接口，并且所述控制電路被配置為在寫入 操作中控制所述電源電路在所述字線從所述字線激活到字線解除激活的 激活狀態期間從所述第一狀態切換到所述第二狀態，然后再返回所述第 一狀態；以及所述控制電路被配置為在讀出操作和刷新操作中控制所述 電源電路自所述字線激活到字線解除激活期間保持在所述第一狀態。

3.如權利要求1所述的半導體存儲裝置，其中，所述控制電路被配 置為在寫入操作和讀出操作中控制所述電源電路在所述字線從所述字線 激活到字線解除激活的激活狀態期間從所述第一狀態切換到所述第二狀 態，然后再返回所述第一狀態；以及所述控制電路被配置為在刷新操作 中控制所述電源電路在所述字線從所述字線激活到字線解除激活的激活 狀態期間保持在所述第一狀態。

4.如權利要求1所述的半導體存儲裝置，其中所述電源電路被配置 為在所述第一狀態下以比在第二狀態下更快的響應速度響應所述電源電 壓的改變，并將所述電源電壓恢復到預定電平。

5.如權利要求1所述的半導體存儲裝置，其中所述電源電路包括：

檢測電路，被配置為其輸出根據所述電源電壓的電平而改變；

振蕩器電路，被配置為根據所述檢測電路的輸出而輸出振蕩信號； 以及

激勵電路，被配置為根據所述振蕩器電路的振蕩信號生成所述電源 電壓，

其中所述檢測電路在所述第一狀態下比在所述第二狀態下消耗更大 的電流并且具有更快的響應速度，所述振蕩器電路在所述第一狀態下比 在所述第二狀態下消耗更大的電流并且其振蕩信號具有更短的振蕩周 期。

6.如權利要求5所述的半導體存儲裝置，其中所述檢測電路包括：

第一檢測器；以及

第二檢測器，

其中所述振蕩器電路包括：

第一振蕩器，被配置為根據所述第一檢測器的輸出而輸出第一振蕩 信號；

第二振蕩器，被配置為根據所述第二檢測器的輸出而輸出第二振蕩 信號；以及

選擇器，被配置為選擇輸出所述第一振蕩信號和所述第二振蕩信號 其中之一。

7.如權利要求1所述的半導體存儲裝置，其中所述控制電路被配置 為根據讀出放大器激活信號來控制所述電源電路從所述第一狀態切換到 所述第二狀態，該讀出放大器激活信號用以激活所述DRAM存儲核心電 路中的讀出放大器。

8.如權利要求7所述的半導體存儲裝置，其中所述控制電路被配置 為在斷定出現所述讀出放大器激活信號之后經過預設延遲時間后，控制 所述電源電路從所述第一狀態切換到所述第二狀態。

9.如權利要求8所述的半導體存儲裝置，其中所述控制電路被配置 為在斷定出現所述讀出放大器激活信號之后經過預設所述預設延遲時間 前，根據列選擇線激活信號的激活使得所述電源電路保持在所述第一狀 態而不切換到所述第二狀態，所述列選擇線激活信號用以激活所述 DRAM存儲核心電路的列選擇線。

10.如權利要求1所述的半導體存儲裝置，其中所述控制電路被配 置為根據列選擇線激活信號使得所述電源電路自所述第二狀態返回所述 第一狀態，該列選擇線激活信號用以激活所述DRAM存儲核心電路的列 選擇線。