[發明專利]半導體元件

無效

• 申請號: 200710102429.1
• 申請日: 2007-05-08
• 公開（公告）號: CN101118927A
• 公開（公告）日: 2008-02-06
• 發明（設計）人: 陳宏銘;黃健朝;楊富量
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/417
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 郭曉東

技術領域

本發明涉及MOS元件的結構與制造，且特別涉及MOS元件的金屬硅化區的制造。

背景技術

在超大型集成電路(very-large-scale?integration，VLSI)中，當縮小柵極尺寸時，源極與漏極接面也要跟著縮小，以避免短通道效應(short?channel?effect，SCE)影響元件的性能。而縮小CMOS尺寸所遇到的主要問題為寄生電阻的增加。當源/漏極接面深度與多晶硅線寬縮小為深次微米范圍時，接觸電阻將變得更為顯著，因此需要加以減低。

降低多晶硅柵極與源/漏極區間以及內連線的接觸電阻的主要方法為形成金屬硅化物。通常使用自行對準硅化物(self-aligned?silicide，salicide)方法來形成硅化區。在自行對準硅化物方法中，先毯覆式沉積金屬薄層于半導體基底上，且特別覆蓋于露出的源/漏極與柵極。之后將晶片進行一次或多次的退火步驟，使金屬選擇性地與源/漏極區及柵極露出的硅產生反應，因此形成金屬硅化物。由于硅化層只形成于金屬材料直接接觸的硅源/漏極區以及多晶硅柵極電極，因此被稱為“自行對準”硅化方法。在形成硅化層之后，移除未反應的金屬，且執行內連線加工方法以提供導電途徑，例如形成穿過層間介電層的介層孔，且以導電金屬(例如，鈦)填滿上述的介層孔。

然而，當集成電路形成技術逐步發展至65nm或更低時，傳統的硅化方法就會產生問題。圖1顯示上述問題的一個實例，在基底10上包括細間隙壁2，細間隙壁2常用來降低輕摻雜源/漏極區的片電阻(sheet?resistance)以及對通道區施予較大的應力。形成如圖1所示的MOS元件的方法，包括形成輕摻雜源/漏極區6、形成厚間隙壁、形成深源/漏極區8與薄化厚間隙壁以形成細間隙壁2。之后形成金屬硅化區4與細間隙壁2對齊。而此種方法可能導致硅化區4侵入輕摻雜源/漏極區6。在65nm以下的技術中，輕摻雜源/漏極區6的深度較淺，例如約100-150。然而，一般硅化區的厚度約為170，大于輕摻雜源/漏極區6的深度。硅化區4因此穿過輕摻雜源/漏極區與基底的接面，而造成顯著的漏電流。

因此，本技術領域中亟需新方法與結構，其可結合硅化物降低電阻的優點，并同時克服先前技術的缺點。

發明內容

本發明提供一種半導體元件，包括：半導體基底；柵極堆棧結構位于半導體基底上；間隙壁位于該柵極堆棧結構的側壁上；輕摻雜源/漏極區與該柵極堆棧結構鄰接；深源/漏極區與該輕摻雜源/漏極區鄰接；以及分段金屬硅化區位于該深源/漏極區與輕摻雜源/漏極區之上。該分段的金屬硅化區包括第一部份，其具有第一厚度、第二部分與該第一部份鄰接且具有第二厚度，而該第二厚度實質上小于該第一厚度。又該第二部分較該第一部份靠近通道區。

本發明提供另一種半導體元件，包括：半導體基底；柵極堆棧結構位于半導體基底上；間隙壁位于該柵極堆棧結構的側壁上，其中該間隙壁的厚度小于約200；輕摻雜源/漏極區與該柵極堆棧結構鄰接；源/漏極區與該輕摻雜源/漏極區鄰接；第一金屬硅化區位于深源/漏極區之上；以及第二金屬硅化區位于該第一金屬硅化區與該間隙壁之間，其中該第一金屬硅化區具有第一厚度，其大于該第二金屬硅化區的第二厚度。

本發明又提供一種形成半導體元件的方法，包括：提供半導體基底；形成柵極堆棧結構位于半導體基底上；形成間隙壁位于該柵極堆棧結構的側壁上；形成輕摻雜源/漏極區與該柵極堆棧結構鄰接；形成源/漏極區與該輕摻雜源/漏極區鄰接；形成第一金屬硅化區位于該源/漏極區之上；以及形成第二金屬硅化區位于第一金屬硅化區與該間隙壁之間，其中該第一金屬硅化區具有第一厚度，其大于該第二金屬硅化區的第二厚度。

本發明提供另一種形成半導體元件的方法，包括：提供半導體基底；形成柵極堆棧結構位于半導體基底上；形成輕摻雜源/漏極區與該柵極堆棧結構鄰接；形成間隙壁位于該柵極堆棧結構的側壁上；形成源/漏極區；薄化該間隙壁以形成間隙壁其厚度小于約200；形成拋棄式間隙壁于該經薄化間隙壁的側壁上；在形成該拋棄式間隙壁之后，形成第一金屬層于該輕摻雜源/漏極區與該源/漏極區的露出部分之上；硅化該第一金屬層，以形成第一金屬硅化區；移除該拋棄式間隙壁；形成第二金屬層至少在該輕摻雜源/漏極區與該源/漏極區的露出部分之上；以及硅化該第二金屬層以形成第二金屬硅化區，其中該第一金屬硅化區具有第一厚度，其大于該第二金屬硅化區的第二厚度。