[發明專利]降低柵致漏極泄漏電流的集成電路驅動電路及操作方法

無效

• 申請號: 200710100913.0
• 申請日: 2007-04-28
• 公開（公告）號: CN101119113A
• 公開（公告）日: 2008-02-06
• 發明（設計）人: 崔鐘賢;李圭澯;林成旼;申東學
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;G11C8/08
• 代理公司: 北京市柳沈律師事務所
• 代理人: 李曉舒

技術領域

本發明總體上涉及一種集成電路設備和操作其的方法，更具體地說，涉及一種用于集成電路存儲設備的驅動電路和操作其的方法。

背景技術

對于低功率電路應用，希望降低晶體管截止(off)狀態泄漏電流。截止狀態泄漏電流的一個來源是柵致漏極泄漏(gate-induced?drain?leakage，GIDL)電流，它是由柵極下的漏極區域內的帶間(band-to-band)隧道效應引起的。當柵極與漏極間的電勢差相對大時，能帶(energy?band)可以在基底和柵極電介質之間的接口附近彎曲，以允許價帶(valence?band)電子隧穿進入導帶(conduction?band)。因為由于帶間隧道效應而導致此泄漏電流所要求的電壓隨著柵極氧化層厚度的降低而降低，因此GIDL電流也可影響柵極氧化層的厚度。GIDL電流也可以是動態隨機存取存儲器(DRAM)設備的設計中的重要考慮因素，因為它可能劣化這樣的設備中的數據保留時間。

圖1是常規的半導體存儲設備10的框圖，該設備包括控制電路20、地址緩沖器30、行解碼器40、存儲單元陣列50、讀出放大器(sense?amplifier)60、數據控制電路70、和列解碼器80，它們的配置如圖所示。控制電路20用于響應于一個或多個控制信號來控制地址緩沖器30和行解碼器40的操作。地址緩沖器30接收地址A0-An，并將地址分為分別用于驅動行解碼器40和列解碼器80的行地址和列地址。行解碼器40的輸出用于選擇存儲單元陣列50的具體字線。列解碼器80的輸出用于經由讀出放大器60和數據控制電路70，選擇存儲在存儲單元陣列50中字的具體位。例如，數據控制電路70可以輸出與所選擇的字中的八個位相對應的數據DQ0-DQ7。

圖2示出了可用于選擇圖1中字線50的常規字線驅動電路。字線驅動電路包括PXI生成電路100，其響應于控制信號ACTIVE(激活)和解碼行地址的兩個最低有效位，而生成PXI信號。存儲單元陣列50可包括多個存儲單元陣列子塊50a、50b等。因此，字線驅動電路包括相應的PXID驅動電路200，其響應于相應存儲單元陣列子塊50a、50b等的PXI信號，而生成PXID和PXIB驅動信號。子塊字線驅動電路400響應于PXID信號、PXIB信號和主字線信號MWL，而驅動相應存儲單元陣列50a和50b中的子塊字線。MWL生成電路300響應于ACTIVE信號和解碼行地址的六個最高有效位，而生成MWL信號。

圖3是圖2的PXI生成電路100和PXID驅動電路200的電路圖。PXI生成電路100包括耦接到倒相電路的NAND(與非)門110。倒相電路包括兩個晶體管：PMOS晶體管120和NMOS晶體管130，它們的配置如圖所示。PMOS晶體管120耦接到提升電壓(boosted?voltage)VPP，該電壓大于用于給存儲設備供電的外部電壓。NMOS晶體管130耦接到公共基準電壓VSS。PXID驅動電路200包括兩個串聯的倒相電路。第一倒相電路包括如圖配置的PMOS晶體管210和NMOS晶體管220。第一倒相電路輸出信號PXIB。第二倒相電路包括如圖配置的PMOS晶體管230和NMOS晶體管240。第二倒相電路響應于信號PXIB而生成輸出信號PXID。

圖4是圖2的MWL信號生成電路300和子塊字線驅動電路400的電路圖。MWL信號生成電路300包括PMOS晶體管310和340，它們并聯在提升電壓VPP和第一倒相電路的輸入端之間。NMOS晶體管320和330串聯在第一倒相電路的輸入端和公共基準電壓VSS之間。PMOS晶體管310響應于ACTIVE信號，NMOS晶體管320響應于解碼行地址的六個最高有效位，且NMOS晶體管300響應于ACTIVE信號。第一倒相電路包括如圖配置的PMOS晶體管350和NMOS晶體管360。第一倒相電路的輸出節點A耦接到PMOS晶體管340的柵極端。輸出節點A也耦接到第二倒相電路的輸入，該第二倒相電路包括如圖配置的PMOS晶體管370和NMOS晶體管380。第二倒相電路響應于第一倒相電路的輸出而輸出信號MWL。

子塊字線驅動電路400包括倒相電路，該倒相電路包括如圖配置的PMOS晶體管410和NMOS晶體管420，且該倒相電路響應于主字線信號MWL而生成子塊字線信號SWL。響應于PXIB信號的NMOS晶體管430耦接在倒相電路的輸出端和公共基準電壓VSS之間。如圖4所示，例如PMOS晶體管410的源極端耦接到PXID驅動電路200的輸出。