[發明專利]上拉裝置

有效

• 申請號: 200710097632.4
• 申請日: 2007-04-24
• 公開（公告）號: CN101064506A
• 公開（公告）日: 2007-10-31
• 發明（設計）人: 黃超圣
• 申請（專利權）人: 威盛電子股份有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;H03K19/003
• 代理公司: 北京林達劉知識產權代理事務所
• 代理人: 劉新宇

技術領域

本發明是有關于一種上拉裝置；尤指一種可承受輸入出電壓高于電源電壓的上拉裝置。

背景技術

在一般的半導體裝置中，通常會在一集成電路(IC)的接合墊處(bonding?pad)加入上拉(pull-up)電路或者是下拉(pull-down)電路。這是為了在沒有輸入信號的情況時，將此接合墊的輸入出電壓固定在一預設值，用以將集成電路的輸入出電壓維持在穩定狀態，避免噪聲的影響。

發明內容

本發明提出一種可承受較其電源電壓高的輸入出電壓的上拉裝置。此上拉裝置耦接于一輸出入端點以及一核心電路之間。此上拉裝置包括一靜態上拉電路、一調整單元以及一控制電路。靜態上拉電路耦接至核心電路，并接收一電壓源。調整單元耦接至輸出入端點，根據輸出入端點的電壓輸出一調整信號。控制電路耦接至調整單元以及靜態上拉電路，根據調整信號，控制靜態上拉電路；其中，該靜態上拉電路包括一第一晶體管，該控制電路包括一第二晶體管。

本發明另提出一種可承受較其電源電壓高的輸入出電壓的上拉裝置。此上拉裝置耦接于一輸出入端點以及一核心電路之間。此上拉裝置包括第一晶體管以及第二晶體管及一調整單元。第一晶體管的漏極耦接至核心電路，源極接收電壓源。調整單元耦接至輸出入端點，根據輸出入端點的電壓輸出一調整信號。第二晶體管源極接收調整信號，柵極接收電壓源，漏極耦接至第一晶體管的柵極；一電阻，耦接于該第二晶體管的漏極與地之間。

本發明所述上拉裝置，避免了因輸入出電壓過大而使得PMOS晶體管毀損的情形。

附圖說明

圖1為一上拉電路連接的示意圖。

圖2為本發明實施例的一上拉裝置連接的示意圖。

具體實施方式

圖1顯示一上拉電路10耦接于一集成電路2及一輸入/輸出墊位(I/O?pad)4的示意圖，其中集成電路2經由輸入/輸出墊位4接收一輸入信號。

上拉電路10包括一PMOS晶體管6，具有一柵極耦接至地，一源極接收一電源電壓V_pp，以及一漏極耦接至集成電路2及輸入/輸出墊位4。當輸入/輸出墊位4非浮接(floating)時，亦即有輸入信號輸入時，PMOS晶體管6可能關閉，因此上拉電路10不影響集成電路2自輸入/輸出墊位4接收的輸入出電壓V_I/O。即使PMOS晶體管6導通，其對集成電路2所接收的輸入出電壓V_I/O的影響亦極弱。

所以在輸入/輸出墊位4有輸入信號時，集成電路2可接收此輸入信號。而當輸入/輸出墊位4沒有接收輸入信號時，由于PMOS晶體管6的柵極接地，因此PMOS晶體管6會導通，且將集成電路2的連接至輸入/輸出墊位4的管腳電壓上拉至電源電壓V_pp。因此可以將輸入出電壓固定在電源電壓V_pp，而避免了沒有輸入信號時的噪聲影響。

然而，當輸入/輸出墊位4的輸入出電壓V_I/O大于PMOS晶體管6的電源電壓V_pp(可容忍電源電壓)時，例如，當集成電路2為一5V(伏特)的集成電路，亦即集成電路2的輸入出電壓V_I/O為0V～5V時，且電源電壓V_pp為3.3V時，PMOS晶體管6的漏極會接收一5V的輸入信號，此時由于PMOS晶體管6的柵漏極間電壓V_GD高達5V，因而可能使得PMOS晶體管6毀損，失去拉升電路的功能。

圖2為本發明實施例的一電路圖。如圖2所示，上拉裝置20耦接于一輸出入端點24以及一核心電路22之間，其中核心電路22可為一集成電路的內部電路，且輸出入端點24的輸入出電壓為V_I/O。

上拉裝置20包括一調整單元26，一靜態上拉電路28以及一控制電路30。本發明的靜態上拉電路28包含有一PMOS晶體管P1，而控制電路30包含有另一PMOS晶體管P2。

PMOS晶體管P1的源極接收一電源電壓V_pp，柵極耦接于PMOS晶體管P2的漏極以及一大電阻R0之間，而其漏極則耦接于輸出入端點24以及核心電路22之間。PMOS晶體管P2的源極則耦接至調整單元26，柵極接收電源電壓V_pp，且其漏極耦接至PMOS晶體管P1的柵極，其中電阻R0耦接于PMOS晶體管P1的柵極以及地之間。調整單元26耦接至輸出入端點24，且輸出一調整信號V_adj至PMOS晶體管P2的源極。