[發(fā)明專利]半導體結構及存儲單元

有效

• 申請?zhí)枺?/td>: 200710096679.9
• 申請日: 2007-04-23
• 公開（公告）號: CN101159268A
• 公開（公告）日: 2008-04-09
• 發(fā)明（設計）人: 廖忠志
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L27/11;H01L29/78
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 陳晨

技術領域

本發(fā)明涉及一種半導體元件，特別涉及一種存儲單元，且還涉及一種含靜態(tài)隨機存取存儲器的集成電路的形成方法。

背景技術

過去數(shù)十年中，半導體制造業(yè)持續(xù)縮小半導體元件(MOS場效應晶體管)的尺寸，以增加集成電路的速度、性能、密度以及降低單位成本。然而，持續(xù)縮小MOS場效應晶體管會降低載流子的移動速率，對元件的驅動電流產成不利的影響。為了更加促進MOS元件的性能，增加載流子移動速率變成未來非常重要的課題。目前常對MOS元件的通道區(qū)施加應力來增加載流子移動的速率，對NMOS元件的通道區(qū)施加一源極至漏極的張應力，并對PNMOS元件施加一源極至漏極的壓應力。

一般來說，對PNMOS元件的通道區(qū)施加一壓應力的方法，通常是在PNMOS元件的源極及漏極上生長SiGe應力源，其包括沿著硅基板的邊緣形成凹槽，外延生長SiGe應力源于凹槽中，以及進行回火程序。因為SiGe的晶格常數(shù)大于硅基板，因此在回火程序后，可對源極SiGe應力源及漏極SiGe應力源間的通道區(qū)施加一壓應力。

然而，上述方法并不適用于靜態(tài)隨機存取存儲器(SRAM)。圖1顯示六晶體管的靜態(tài)隨機存取存儲器，包括穿通柵極晶體管PG1、PG2、上拉MOS元件(pull-up?MOS)PU1、PU2及下拉MOS元件(pull-down?MOS)PD1、PD2。通過字元線WL分別控制穿通柵極MOS元件PG1、PG2的柵極2、4，以決定靜態(tài)隨機存取存儲器的電流。由上拉MOS元件PU1、PU2及下拉MOS元件PD1、PD2所形成的栓鎖可存儲一個狀態(tài)，并由位元線BL來讀取或寫入。

傳統(tǒng)上，形成SiGe應力源于存儲晶片中的PMOS元件中，可以有效地增加靜態(tài)隨機存取存儲器中上拉PMOS元件的驅動電流，但無法增加下拉NMOS元件的驅動電流，因此下拉MOS元件有一較小的驅動電流。故PMOS及NMOS元件間不平衡的性能會造成寫入困難。例如，上拉PMOS元件PU2具有一高驅動電流，使電荷容易從Vcc提供至節(jié)點6。相反地，NMOS元件PD2具有一相對低的驅動電流，則不易使電荷從節(jié)點6釋放至Vss。因此，當寫入“0”至存儲單元中時，需要很長的時間。此外，PMOS元件的高驅動電流會降低靜態(tài)隨機存取存儲器的寫入電壓界限，且降低的寫入電壓界限可能會增加錯誤的寫入。因此，為了形成高性能的靜態(tài)隨機存取存儲器，必須平衡寫入及讀取，即平衡上拉PMOS元件及下拉NMOS元件的驅動電流。

一般利用增加NMOS元件的柵極寬度來促進NMOS元件的驅動電流，然而此解決方法與縮小集成電路尺寸相矛盾。因此，通過增加NMOS元件的柵極寬度并非良好的方法。故半導體制造業(yè)亟需一種可解決上述問題卻不會降低存儲元件密度的方法。

發(fā)明內容

本發(fā)明的目的在于提供一種半導體結構及存儲單元，用以形成高性能的靜態(tài)隨機存取存儲器。

本發(fā)明提供的一種半導體結構，包括半導體基板；平面PMOS元件，位于該半導體基板表面之上，以及NMOS元件，位于該半導體基板表面之上，其中該NMOS元件為鰭式場效晶體管(FinFET)。如上所述的半導體結構，其中該NMOS元件包括：半導體條，其上表面高于相鄰隔離區(qū)上表面一垂直距離，該半導體條的垂直距離與寬度比例約大于0.5；柵極介電層，位于該半導體條的表面及側壁，以及柵極，位于該柵極介電層之上。

如上所述的半導體結構，其中該NMOS元件包括：半導體條，其上表面高于相鄰隔離區(qū)的上表面一垂直距離，該半導體條的垂直距離與寬度比例約大于1；柵極介電層，位于該半導體條的表面及側壁，以及柵極，位于該柵極介電層之上。

如上所述的半導體結構，其中該PMOS元件包括：有源區(qū)，其上表面高于相鄰隔離區(qū)上表面一垂直距離，該有源區(qū)的垂直距離與寬度比例約小于1；柵極介電層，位于該半導體條的表面及側壁，以及柵極，位于該柵極介電層之上。

如上所述的半導體結構，其中該PMOS元件包括：有源區(qū)，其上表面相同或低于相鄰隔離區(qū)上表面一垂直距離；柵極介電層，位于該半導體條的表面及側壁，以及柵極，位于該柵極介電層之上。

如上所述的半導體結構，其中該PMOS及NMOS元件位于一存儲單元中。

如上所述的半導體結構，其中該PMOS及NMOS元件以一淺溝槽隔離區(qū)分隔，該淺溝槽隔離區(qū)包括有第一部分與第一上表面以及第二部分與第二上表面，該PMOS元件相鄰該第一部分且該NMOS元件相鄰該第二部分。

如上所述的半導體結構，其中所有在該存儲單元中的PMOS元件皆為平面元件，且所有在該存儲單元中的NMOS元件皆為鰭式場效晶體管。