[發明專利]LDPC前向糾錯解碼器及其降低功耗的方法

有效

• 申請號: 200710094669.1
• 申請日: 2007-12-28
• 公開（公告）號: CN101472184A
• 公開（公告）日: 2009-07-01
• 發明（設計）人: 潘國振;奚肇卿;王晶
• 申請（專利權）人: 卓勝微電子（上海）有限公司
• 主分類號: H04N7/64
• 分類號: H04N7/64
• 代理公司: 上海浦一知識產權代理有限公司
• 代理人: 丁紀鐵

技術領域

本發明涉及數字電視地面廣播傳輸領域，特別是涉及一種地面電視國標解調芯片中的前向糾錯(FEC)解碼器。本發明還涉及一種降低所述前向糾錯解碼器功耗的方法。?

背景技術

地面數字廣播近幾年來一直都是無線領域關注的熱點。2007年8月1日起，我國實施數字電視地面廣播傳輸系統強制標準——國標DTMB。DTMB系統中的前向糾錯編碼，是在發送端引入數據冗余性的信道編碼技術，籍此在接收端獲得一定的糾錯能力。前向糾錯編碼由外碼(BCH碼)和內碼(LDPC碼)級聯實現。BCH碼是一種應用廣泛的能糾正多重錯誤的分組碼。LDPC碼是一種逼近香農限的，易實現和系統復雜度低的優秀的線性糾錯碼。LDPC碼應用于采用正交頻分復用技術的無線局域網及高速光纖通信方面取得了良好的性能，相比傳統的糾錯碼有很優異的特點，具有良好的應用前景。?

隨著集成電路技術的飛速發展和對消費類電子產品(特別是便攜式電子產品)的需求，芯片設計中不能只考慮速度和面積兩個方面，而必須要注意它越來越重要的第三個方面——功耗。因為低功耗對于手持設備具有重要意義，在DTMB芯片中，FEC的功耗占50％以上，所以設計低功耗FEC的硬件構架變得尤為重要。低功耗的設計方法包括，異步電路、低功耗總?線設計、低功耗存儲系統設計、時鐘門控，信號門控、狀態機優化、并行和流水結構等技術。從越高的抽象層次去考慮功耗問題，芯片功耗優化的幅度就越顯著。其中最簡單而有效的方法是插入門控時鐘單元。如何有效的利用門控時鐘，如何合理地劃分邏輯單元，如何采用有效的門控時鐘策略，在不影響FEC解碼性能的前提下，最大程度的停止邏輯門的時鐘翻轉，降低功耗，成為DTMB解碼芯片中低功耗FEC的硬件構架的實現難點。?

發明內容

本發明要解決的技術問題是提供一種地面電視國標解調芯片中前向糾錯解碼器，它能夠有效降低解碼器的功耗。為此，本發明還要提供一種降低FEC解碼器功耗的方法。?

為解決上述技術問題，本發明的地面電視國標解調芯片中前向糾錯解碼器，包括8個并聯的FEC處理模塊，每個FEC處理模塊內包括LDPC解碼模塊和BCH校驗模塊，所述8個LDPC解碼模塊同時進行解碼操作，任一LDPC解碼模塊在解碼時對信息比特進行硬判并進行BCH校驗；其中：?

每個FEC處理模塊劃分為一個單獨的時鐘域，每個FEC處理模塊的時鐘域又劃分為LDPC時鐘域和BCH時鐘域，共分為16個不同的時鐘域；?

還包括為LDPC解碼模塊進行迭代時存放所需數據的SRAM訪問模塊；在LDPC解碼模塊、BCH校驗模塊以及SRAM訪問模塊中分別插入的門控時鐘單元；通過所述門控時鐘單元，根據門控時鐘策略，在滿足停止時鐘的條件時，停止相應模塊的時鐘。?

本發明的降低向前糾錯解碼器功耗的方法，包括如下步驟：?

步驟一、接收輸入的數據，開始進行FEC解碼運算；?

步驟二、將LDPC解碼模塊的時鐘打開，進行LDPC迭代運算。?

步驟三、根據BCH校驗策略，當LDPC迭代輸出校驗比特時，BCH校驗模塊時鐘關閉，繼續LDPC的迭代運算，當LDPC迭代輸出信息比特時，BCH校驗模塊可以開始工作；?

步驟四、根據N-1策略，當此時LDPC迭代次數小于N-1時，不進行BCH校驗運算，將BCH校驗模塊時鐘關閉，然后轉移至步驟二，進行下一次LDPC迭代；當LDPC迭代次數≥N-1時，BCH校驗模塊時鐘打開，進行BCH校驗；?

步驟五、如果BCH校驗不通過，則表明解得的數據含有誤碼，轉移至步驟二，繼續進行下一次LDPC迭代；如果BCH校驗通過，則表明解得的數據無誤碼，FEC解碼完成；?

步驟六、將此時的LDPC迭代次數置為N，記錄本次LDPC迭代的迭代次數，為下一組數據的N-1策略做準備；?

步驟七、根據LDPC停止迭代策略，將通過BCH校驗的LDPC迭代模塊和BCH校驗模塊的時鐘關閉；8個并聯的FEC處理模塊的8組數據全部通過BCH校驗后，標志FEC解碼完成；關閉所有FEC處理模塊的子時鐘域，直至下一組數據輸入，轉移至步驟一，開始新一組的FEC解碼。?

本發明通過分別在LDPC解碼模塊和BCH校驗模塊中插入門控時鐘單元，根據門控時鐘策略，停止不工作的模塊的時鐘，從而降低解碼器的功率消耗。?

附圖說明

下面結合附圖與具體實施方式對本發明作進一步詳細的說明：?

圖1是本發明的低功耗的FEC解碼器結構示意圖；?

圖2是本發明中采用的BCH校驗策略示意圖；?