[發明專利]利用SAB增加側墻寬度的嵌入式EEPROM工藝方法

無效

• 申請號: 200710094418.3
• 申請日: 2007-12-10
• 公開（公告）號: CN101459140A
• 公開（公告）日: 2009-06-17
• 發明（設計）人: 陳昊瑜;龔新軍
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L21/8247
• 分類號: H01L21/8247;H01L21/336;H01L21/28
• 代理公司: 上海浦一知識產權代理有限公司
• 代理人: 顧繼光

技術領域

本發明涉及一種集成電路半導體器件制造的工藝方法，尤其涉及一種利用SAB增加側墻寬度的嵌入式EEPROM工藝方法。

背景技術

在嵌入式EEPROM(電可擦除只讀存儲器)工藝中，要將邏輯低壓器件和存儲器高壓器件集成在一起。在盡可能保持器件性能符合模型的前提下，降低器件的Ioff(漏電電流)能降低EEPROM的stand-by(待機)電流，而加寬側墻(Spacer)的寬度能有效地降低短溝道器件的源漏(source-drain)間的串通，從而降低器件的Ioff。

目前，利用SAB(硅化物阻擋層)增加側墻寬度的嵌入式EEPROM工藝一般包括如下步驟：多晶硅形成后，自對準形成LDD(Light?DopedDrain，輕摻雜的源漏區)注入；淀積氧化膜和氮化膜，蝕刻后形成側墻；接著，自對準形成Source-Drain(源漏)注入；淀積氧化膜和氮化膜，形成SAB。

通過增加形成側墻的氮化膜厚度能得到寬側墻的效果，但是受到多晶柵之間最小間距設計規則(design?rule)的限制，容易造成側墻刻蝕后互聯的形貌，阻擋隨后的源漏注入。增加側墻寬度一般選擇增加形成Space的介質膜厚度。在0.18微米工藝平臺中，側墻一般選用氧化膜加氮化膜組合，膜厚選擇分別為100埃和1000埃左右。增加氮化膜的厚度，可以形成寬的側墻，但是多晶硅柵間距最小的design?rule在0.25微米左右，增加側墻的厚度一方面會造成側墻在最小design?rule間距無法打開，這樣會阻擋source-drain注入，影響器件的性能；另一方面會影響金屬前介質層(PMD)的填充效果，形成空洞(Void)。所以增加側墻膜的厚度實現寬側墻的辦法是有限制的。

發明內容

本發明要解決的技術問題是提供一種利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，能降低EEPROM的stand-by(待機)電流，降低器件漏電Ioff(漏電電流)。

為解決上述技術問題，本發明提供一種利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，包括如下步驟：

(1)在多晶硅柵極形成以及LDD注入后，淀積氧化膜和氮化膜，刻蝕氮化膜后停在氧化膜上，形成側墻；

(2)淀積氧化膜，作為第一層硅化物阻擋層；

(3)進行源漏注入；

(4)淀積一層SiN作為第二層硅化物阻擋層，刻蝕去除第二層硅化物阻擋層和第一層硅化物阻擋層，最后形成硅化物。

在步驟(1)中，所述的淀積氧化膜的厚度為100埃，所述的淀積氮化膜的厚度為1000埃。

在步驟(2)中，所述的淀積氧化膜的厚度為100-150埃。

在步驟(4)中，所述的淀積一層SiN的厚度為80埃。

在步驟(4)中，所述刻蝕去除第二層硅化物阻擋層和第一層硅化物阻擋層具體為：采用干法刻蝕法去掉第二層硅化物阻擋層，停在第一層硅化物阻擋層上，再用濕法刻蝕法去掉第一層硅化物阻擋層。

和現有技術相比，本發明具有以下有益效果：通過加寬側墻寬度能降低source-drain(源漏)穿通(punch-through)的可能，從而使存儲器高壓器件和邏輯低壓器件的Ioff都有明顯改善，而器件的其他特性的變化小于5％。EEPROM以及SRAM(Static?RAM，靜態隨機存儲器)的standby電流明顯減小。

附圖說明

圖1是本發明實施例中步驟(1)完成后側墻的結構示意圖；

圖2是本發明實施例中步驟(2)完成后側墻的結構示意圖；

圖3是本發明實施例中步驟(3)完成后側墻的結構示意圖；

圖4是本發明實施例中步驟(4)完成后側墻的結構示意圖。

具體實施方式

下面結合附圖和實施例對本發明作進一步詳細的說明。

如圖1-圖4所示，本發明利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，具體包括如下步驟：

(1)在多晶硅柵極(Poly)形成以及LDD注入后，淀積100埃的氧化膜(Oxide)和1000埃氮化膜(在0.18微米嵌入式EEPROM工藝中)，采用干法刻蝕氮化膜后停在氧化膜上，殘余在多晶硅柵極側壁的氧化膜和氮化膜就形成了側墻(Spacer)，側墻的厚度能保證側墻在最小多晶間距能完全刻穿，見圖1；

(2)側墻(Spacer)形成之后，淀積100-150埃的氧化膜，作為第一層硅化物阻擋層(SAB?oxide)，見圖2；