[發明專利]利用SAB增加側墻寬度的嵌入式EEPROM工藝方法無效
| 申請號： | 200710094418.3 | 申請日： | 2007-12-10 |
| 公開（公告）號： | CN101459140A | 公開（公告）日： | 2009-06-17 |
| 發明（設計）人： | 陳昊瑜;龔新軍 | 申請（專利權）人： | 上海華虹NEC電子有限公司 |
| 主分類號： | H01L21/8247 | 分類號： | H01L21/8247;H01L21/336;H01L21/28 |
| 代理公司： | 上海浦一知識產權代理有限公司 | 代理人： | 顧繼光 |
| 地址： | 201206上*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 利用 sab 增加 寬度 嵌入式 eeprom 工藝 方法 | ||
【權利要求書】：
1、一種利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，其特征在于，包括如下步驟：
(1)在多晶硅柵極形成以及LDD注入后，淀積氧化膜和氮化膜，刻蝕氮化膜后停在氧化膜上，形成側墻；
(2)淀積氧化膜，作為第一層硅化物阻擋層；
(3)進行源漏注入；
(4)淀積一層SiN作為第二層硅化物阻擋層，刻蝕去除第二層硅化物阻擋層和第一層硅化物阻擋層，最后形成硅化物。
2、如權利要求1所述的利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，其特征在于，在步驟(1)中，所述的淀積氧化膜的厚度為100埃，所述的淀積氮化膜的厚度為1000埃。
3、如權利要求1所述的利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，其特征在于，在步驟(2)中，所述的淀積氧化膜的厚度為100-150埃。
4、如權利要求1所述的利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，其特征在于，在步驟(4)中，所述的淀積一層SiN的厚度為80埃。
5、如權利要求1所述的利用SAB增加側墻寬度的嵌入式EEPROM工藝方法，其特征在于，在步驟(4)中，所述刻蝕去除第二層硅化物阻擋層和第一層硅化物阻擋層具體為：采用干法刻蝕法去掉第二層硅化物阻擋層，停在第一層硅化物阻擋層上，再用濕法刻蝕法去掉第一層硅化物阻擋層。
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H01 基本電氣元件
H01L 半導體器件；其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置；專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理；集成電路器件或其特殊部件的制造
H01L 半導體器件；其他類目中不包括的電固體器件
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H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置；專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理；集成電路器件或其特殊部件的制造
