[發(fā)明專利]基于類路由技術(shù)的高速LDPC碼譯碼器

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200710092500.2
• 申請(qǐng)日: 2007-07-31
• 公開(kāi)（公告）號(hào): CN101106382A
• 公開(kāi)（公告）日: 2008-01-16
• 發(fā)明（設(shè)計(jì)）人: 謝東福;王琳;肖旻;張建文;徐位凱;陳崗
• 申請(qǐng)（專利權(quán)）人: 重慶蓋爾樂(lè)普科技發(fā)展有限公司
• 主分類號(hào): H03M13/11
• 分類號(hào): H03M13/11
• 代理公司: 重慶華科專利事務(wù)所
• 代理人: 康海燕

技術(shù)領(lǐng)域：

本發(fā)明涉及通信技術(shù)領(lǐng)域，具體涉及通信數(shù)據(jù)傳輸與數(shù)據(jù)存儲(chǔ)技術(shù)領(lǐng)域。

背景技術(shù)：

在VLSI設(shè)計(jì)中，資源和速度總是一對(duì)不可調(diào)和的矛盾。結(jié)構(gòu)設(shè)計(jì)工作主要是解決資源和速度的平衡問(wèn)題。對(duì)于LDPC碼的譯碼器，需要平衡的不僅僅是資源和速度，還包括誤碼率性能。也就是說(shuō)LDPC碼譯碼器的設(shè)計(jì)，需要從整體上對(duì)資源、速度和誤碼率性能做一個(gè)平衡。

其中誤碼率性能主要是由兩方面決定的，首先就是譯碼器采用的譯碼算法，例如采用MIN-SUM算法肯定會(huì)帶來(lái)較BP算法更多的性能損失，但在很多情況下需要通過(guò)犧牲一部分性能來(lái)?yè)Q取對(duì)資源占用的降低。其次就是譯碼器采用的數(shù)據(jù)格式，我們知道在計(jì)算機(jī)仿真中數(shù)據(jù)采用的是單精度或者雙精度的浮點(diǎn)數(shù)，而實(shí)際的硬件實(shí)現(xiàn)中，必須通過(guò)一定長(zhǎng)度的二進(jìn)制數(shù)來(lái)近似的表示浮點(diǎn)數(shù)，采用的二進(jìn)制數(shù)越長(zhǎng)，其精度越好，對(duì)應(yīng)的LDPC碼譯碼器的實(shí)際性能就能越靠近軟件仿真性能，在某些對(duì)性能要求極度苛刻的情況下還可以考慮采用IEEE754標(biāo)準(zhǔn)來(lái)設(shè)計(jì)VLSI中的數(shù)據(jù)格式。誤碼率性能的設(shè)計(jì)在一定程度上可以看作是校驗(yàn)點(diǎn)計(jì)算模塊和變量點(diǎn)計(jì)算模塊內(nèi)部結(jié)構(gòu)的設(shè)計(jì)。

對(duì)于LDPC碼的譯碼器，誤碼率性能主要由譯碼算法決定；而速度與資源的占用主要由譯碼器的結(jié)構(gòu)決定。

無(wú)論從哪種LDPC碼譯碼算法來(lái)看，LDPC碼的譯碼過(guò)程主要包括：信道信息初始化，校驗(yàn)點(diǎn)計(jì)算，變量點(diǎn)計(jì)算，硬判決和輸出結(jié)果判斷。在按照LDPC碼譯碼過(guò)程的基礎(chǔ)上發(fā)展出了LDPC碼的完全串行譯碼結(jié)構(gòu)，完全串行譯碼結(jié)構(gòu)的主要特點(diǎn)在于只有1個(gè)校驗(yàn)點(diǎn)計(jì)算單元(CNU)和1個(gè)變量點(diǎn)計(jì)算單元(VNU)，二者之間通過(guò)RAM陣列將所有的計(jì)算結(jié)果緩存起來(lái)，該譯碼器結(jié)構(gòu)簡(jiǎn)單，但計(jì)算速度慢。

完全并行譯碼結(jié)構(gòu)主要特點(diǎn)是含有m個(gè)校驗(yàn)點(diǎn)計(jì)算單元和n個(gè)變量點(diǎn)計(jì)算單元，基本上不需要對(duì)迭代計(jì)算過(guò)程中的數(shù)據(jù)進(jìn)行存儲(chǔ)。其主要優(yōu)點(diǎn)在于具有極高的計(jì)算速度，而其主要缺點(diǎn)是由于計(jì)算模塊數(shù)目過(guò)多，將占用過(guò)多的資源。其次由于連線數(shù)目的龐大，當(dāng)幀長(zhǎng)較長(zhǎng)的時(shí)候，由于需要連接的數(shù)據(jù)線過(guò)多，基本上會(huì)導(dǎo)致布線無(wú)法通過(guò)。例如本課題組曾經(jīng)完成的n＝20的LDPC碼完全并行譯碼器，在Xilinx?Virtex2?3000上布局布線后占用了5334個(gè)Slices，占全部Slices(14336個(gè))的37％。同比計(jì)算，當(dāng)n＝1000時(shí)，采用完全并行譯碼結(jié)構(gòu)的LDPC碼譯碼器將占用超過(guò)250，000個(gè)Slices，這是任何一款FPGA所無(wú)法接受的，而DVB-S2幀長(zhǎng)達(dá)到6萬(wàn)。

目前LDPC碼譯碼器最為常用為部分并行譯碼結(jié)構(gòu)。部分并行譯碼結(jié)構(gòu)在于校驗(yàn)點(diǎn)計(jì)算單元與變量點(diǎn)計(jì)算單元之間通過(guò)了雙口RAM陣列進(jìn)行了數(shù)據(jù)緩存；并且需要的CNU和VNU數(shù)目分別是校驗(yàn)點(diǎn)和變量點(diǎn)數(shù)目的1/f，折疊系數(shù)f是介于[2，M-1]之間的一個(gè)正整數(shù)，反映的是復(fù)用的程度。每個(gè)CNU計(jì)算后的信息存入雙口RAM陣列，要等一側(cè)的計(jì)算單元(例如CNU)計(jì)算完全結(jié)束后，另一側(cè)的計(jì)算單元(例如VNU)才可以根據(jù)更新后的信息進(jìn)行計(jì)算。采用這種譯碼結(jié)構(gòu)，可以將資源的消耗降低至原來(lái)的1/f，其缺點(diǎn)在于譯碼速度也將降低為原來(lái)的1/f，同時(shí)需要一定數(shù)目的雙口RAM。

但是，部分并行譯碼結(jié)構(gòu)僅對(duì)特定的矩陣是現(xiàn)實(shí)的，而這種矩陣的性能表現(xiàn)往往不是相當(dāng)好。其次，即使經(jīng)過(guò)特定約束的矩陣，在校驗(yàn)點(diǎn)與變量點(diǎn)的信息傳遞過(guò)程中，沖突所引起的阻塞是不可避免的。只能通過(guò)增加存儲(chǔ)空間以大量的資源消耗為代價(jià)或停止譯碼進(jìn)行數(shù)據(jù)沖突解決。事實(shí)上通用分析矩陣結(jié)構(gòu)，我們發(fā)現(xiàn)如果能夠合理的進(jìn)行時(shí)序規(guī)劃，完全到在空閑時(shí)序中解決數(shù)據(jù)沖突，如果輔之以適量的存儲(chǔ)空間可以避免發(fā)生數(shù)據(jù)沖突。

發(fā)明內(nèi)容：

為了克服現(xiàn)有技術(shù)中的上述缺陷，我們通過(guò)合理地增加RAM與VNU或CNU的計(jì)算量，本發(fā)明設(shè)計(jì)了一種基于類路由技術(shù)的譯碼器結(jié)構(gòu)，將VNU與CNU結(jié)合RAM緩沖區(qū)陣列設(shè)計(jì)成網(wǎng)絡(luò)結(jié)點(diǎn)。同時(shí)，通過(guò)各存儲(chǔ)控制單元實(shí)現(xiàn)譯碼信息在各網(wǎng)絡(luò)結(jié)點(diǎn)之間路由傳遞，通過(guò)分組約束方式，能夠以相當(dāng)?shù)偷馁Y源代價(jià)，實(shí)現(xiàn)譯碼信息在各網(wǎng)絡(luò)結(jié)點(diǎn)間之間的高速傳遞，獲取一種具有極高數(shù)據(jù)吞吐率的譯碼器。

本發(fā)明解決上述技術(shù)問(wèn)題的技術(shù)方案是，設(shè)計(jì)一種具有極高數(shù)據(jù)吞吐率的譯碼器，該譯碼器從結(jié)構(gòu)上包括以下四個(gè)部分：由變量點(diǎn)計(jì)算單元VNU與RAM陣列構(gòu)成的結(jié)點(diǎn)單元，由校驗(yàn)點(diǎn)計(jì)算單元CNU與RAM陣列構(gòu)成的結(jié)點(diǎn)單元，存儲(chǔ)控制單元與數(shù)據(jù)幀傳輸線路相結(jié)合構(gòu)成的路由和獨(dú)立的CNU。