[發明專利]基于流水線工作方式的LDPC碼譯碼器

無效

• 申請號: 200710092476.2
• 申請日: 2007-07-24
• 公開（公告）號: CN101093999A
• 公開（公告）日: 2007-12-26
• 發明（設計）人: 王琳;謝東福;徐位凱;范雷;張建文
• 申請（專利權）人: 廈門大學
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 重慶華科專利事務所
• 代理人: 康海燕

技術領域

本發明涉及電子技術領域，尤其涉及通信數據傳輸與數據存儲技術領域，具體是一種LDPC碼譯碼器結構。

背景技術

在VLSI設計中，資源和速度總是一對不可調和的矛盾。結構設計工作主要是解決資源和速度的平衡問題。對于LDPC碼的譯碼器，需要平衡的不僅僅是資源和速度，還包括誤碼率性能。也就是說LDPC碼譯碼器的設計，需要從整體上對資源、速度和誤碼率性能做一個平衡。

其中誤碼率性能主要是由兩方面決定的，首先就是譯碼器采用的譯碼算法，例如采用MIN-SUM算法肯定會帶來較BP算法更多的性能損失，但在很多情況下需要通過犧牲一部分性能來換取對資源占用的降低。其次就是譯碼器采用的數據格式，我們知道在計算機仿真中數據采用的是單精度或者雙精度的浮點數，而實際的硬件實現中，必須通過一定長度的二進制數來近似的表示浮點數，采用的二進制數越長，其精度越好，對應的LDPC碼譯碼器的實際性能就能越靠近軟件仿真性能，在某些對性能要求極度苛刻的情況下還可以考慮采用IEEE754標準來設計VLSI中的數據格式。誤碼率性能的設計在一定程度上可以看作是校驗點計算模塊和變量點計算模塊內部結構的設計。

在設計譯碼器整體結構之前需要明確，對于LDPC碼的譯碼器，誤碼率性能主要由譯碼算法決定；而速度與資源的占用主要由譯碼器的結構決定。無論從哪種LDPC碼譯碼算法來看，LDPC碼的譯碼過程主要包括：信道信息初始化，校驗點計算，變量點計算，硬判決和輸出結果判斷。在按照LDPC碼譯碼過程的基礎上發展出了LDPC碼的完全串行譯碼結構，完全串行譯碼結構的主要特點在于只有1個校驗點計算單元(CNU)和1個變量點計算單元(VNU)，二者之間通過RAM陣列將所有的計算結果緩存起來，該譯碼器結構簡單，但計算速度慢。

完全并行譯碼結構主要特點是含有m個校驗點計算單元和n個變量點計算單元，基本上不需要對迭代計算過程中的數據進行存儲。其主要優點在于具有極高的計算速度，而其主要缺點是由于計算模塊數目過多，將占用過多的資源。其次由于連線數目的龐大，當幀長較長的時候，由于需要連接的數據線過多，基本上會導致布線無法通過。例如本課題組曾經完成的n＝20的LDPC碼完全并行譯碼器，在Xilinx?Virtex2?3000上布局布線后占用了5334個Slices，占全部Slices(14336個)的37％。同比計算，當n＝1000時，采用完全并行譯碼結構的LDPC碼譯碼器將占用超過250,000個Slices，這是任何一款FPGA所無法接受的，而DVB-S2幀長達到6萬。

目前LDPC碼譯碼器最為常用為部分并行譯碼結構。如圖1所示，部分并行譯碼結構在于校驗點計算模塊與變量點計算模塊之間通過了雙口RAM陣列進行了數據緩存；并且需要的CNU和VNU數目分別是校驗點和變量點數目的1/f，折疊系數f是介于[2，M-1]之間的一個正整數，反映的是復用的程度。每個CNU計算后的信息存入雙口RAM陣列，要等一側的計算單元(例如CNU)計算完全結束后，另一側的計算單元(例如VNU)才可以根據更新后的信息進行計算。采用這種譯碼結構，可以將資源的消耗降低至原來的1/f，其缺點在于譯碼速度也將降低為原來的1/f，同時需要一定數目的雙口RAM。

但是，部分并行譯碼結構僅對特定的矩陣是現實的，而這種矩陣的性能表現往往不是相當好。其次，即使經過特定約束的矩陣，在校驗點與變量點的信息傳遞過程中，沖突所引起的阻塞是不可避免的?，F有部分并行譯碼結構，只能通過增加存儲空間以大量的資源消耗為代價或停止譯碼進行數據沖突解決，而不能從根本上解決數據沖突的問題。事實上，通過分析矩陣結構，我們發現如果能夠合理的進行時序規劃，并輔之以適量的存儲空間，在譯碼過程中可以避免發生數據沖突。

發明內容

為了克服現有LDPC碼譯碼器結構存在的上述缺陷，本發明所要解決的技術問題是提供一種LDPC碼譯碼器，通過合理的時序規劃，輔之以適量的存儲空間，在譯碼過程中避免發生數據沖突。

本發明的技術方案是設計了一種采用流水工作方式計算變量點與校驗點信息的LDPC碼譯碼器。該譯碼器包括兩個組成部分，一部分由變量點計算單元VNU與校驗點計算單元CNU構成用于以流水線工作方式計算變量點與校驗點信息；另一部分由RAM陣列構成，用于存儲本次迭代與上一次迭代生成的信息。