[發明專利]半導體器件

有效

• 申請號: 200710092318.7
• 申請日: 2007-02-17
• 公開（公告）號: CN101068031A
• 公開（公告）日: 2007-11-07
• 發明（設計）人: 長谷川尚
• 申請（專利權）人: 精工電子有限公司
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L27/12
• 代理公司: 中國專利代理(香港)有限公司
• 代理人: 浦柏明;劉宗杰

技術領域

本發明涉及形成了例如晶體管等半導體元件的半導體器件。

背景技術

在使用SOI(Silicon?On?Insulator絕緣層上覆硅)襯底形成的半導體器件上，為了使形成于硅襯底上的半導體元件(晶體管元件)彼此之間電氣隔離(絕緣)，而設置了元件間隔離膜(場氧化膜)。

形成該場氧化膜的方法有稱為LOCOS法(Local?Oxidation?of?Silicon：硅的局部氧化)的方法。

LOCOS法(選擇氧化法)是通過以氮化膜作為掩膜對硅層實施熱氧化處理而形成氧化膜，從而形成場氧化膜的方法。

在使用根據LOCOS法的隔離法(LOCOS隔離法)的情況下，在場氧化膜的端部，具體地，是在與半導體元件的形成區域(活性區)之間的邊界部上，產生薄薄地形成被稱為鳥嘴形部的場氧化膜的區域。

在該鳥嘴形部上產生SOI襯底中的活性層的薄膜化，引起晶體管元件中的柵極電壓的閾值電壓降低。

當發生了這種閾值電壓的降低時，在晶體管元件在原本應當具有的閾值(設定值)電壓下開始動作之前，即，在柵極電壓充分上升之前，由于鳥嘴形部中的寄生晶體管動作(導通)而產生了電流的泄漏(漏電流)。

現有技術中，下述專利文獻中提出了抑制這種鳥嘴形部中的漏電流的技術。

[專利文獻1]特開2003—124303號公報

在專利文獻1中，提出了：通過在場氧化膜的端部上形成的鳥嘴形部和SOI襯底的絕緣層(BOX氧化膜層)之間，即通過比預定的柵極電壓低的電壓而形成了溝道(電子通道)的區域中注入雜質，從而抑制漏電流的發生這一技術。

專利文獻1中記載的技術，必須考慮所注入的雜質濃度和處理溫度等多種因素(要素)而詳細地進行雜質注入(場摻雜)時的條件設定，以便雜質不會注入到通常的溝道區域中。

因此，不能較容易地注入用于抑制漏電流的雜質。

發明內容

本發明的目的是通過簡單的方法抑制元件間隔離膜的端部中發生漏電流。

技術方案1記載的發明涉及一種使用在絕緣層上形成了硅層的SOI襯底而形成的半導體器件，其中，包括：晶體管元件，形成在上述SOI襯底中的硅層上；元件隔離膜，在上述SOI襯底中的硅層上使用LOCOS法形成的、且使上述晶體管元件彼此之間電氣隔離；以及雜質擴散區域，作為上述元件間隔離膜的端部并且形成在與上述晶體管元件中雜質擴散層的溝道形成區域之間的邊界部上、具有與該雜質擴散層相反極性的導電類型，從而實現上述目的。

根據技術方案2記載的發明，在技術方案1記載的半導體器件中，其特征在于，上述雜質擴散區域形成在與上述晶體管元件中源極區域的溝道形成區域之間的邊界部上。

根據技術方案3記載的發明，在技術方案1或技術方案2記載的半導體器件中，其特征在于，上述雜質擴散區域形成在SOI襯底中的絕緣層和上述元件間隔離膜端部的鳥嘴形部之間。

根據技術方案4記載的發明，在技術方案1、技術方案2或技術方案3記載的半導體器件中，其特征在于，上述晶體管元件為完全耗盡型。

根據技術方案5記載的發明，在技術方案4記載的半導體器件中，其特征在于，形成上述晶體管元件的源極區域以及漏極區域的雜質擴散層與上述晶體管元件的柵極電極的導電類型相同。

此外，技術方案5記載的柵極電極優選由例如多晶硅構成。

根據本發明，通過設置雜質擴散區域，即使形成在元件間隔離膜端部的寄生晶體管開始動作，電子也不能從晶體管元件的雜質擴散層移動，所以能夠抑制漏電流的發生，其中，該雜質擴散區域作為使用LOCOS法形成的元件間隔離膜的端部，并且在與晶體管元件的雜質擴散層中的溝道形成區域之間的邊界部上形成、具有與該雜質擴散層相反極性的導電類型。

附圖說明

圖1(a)為示出了本實施方式的半導體器件的概略構成的平面圖，(b)為示出(a)中A-A′截面的圖。

圖2(a)為示出了圖1(a)中B-B′截面的圖，(b)為圖1(a)中C-C′截面的圖。

圖3為示出了本實施方式的半導體器件中使用了LOCOS法而形成場氧化膜的步驟的圖。

圖4為示出了圖1(a)中B-B′截面的圖。

圖5為示出了具有漏極延伸一例構造的圖。

具體實施方式

下面，參考圖1—5對本發明的優選實施方式進行詳細說明。

(1)實施方式的概要