[發明專利]半導體裝置的制造方法

有效

• 申請號: 200710091164.X
• 申請日: 2007-04-11
• 公開（公告）號: CN101055837A
• 公開（公告）日: 2007-10-17
• 發明（設計）人: 橋本耕治
• 申請（專利權）人: 株式會社東芝
• 主分類號: H01L21/033
• 分類號: H01L21/033;H01L21/82;H01L21/00
• 代理公司: 北京市中咨律師事務所
• 代理人: 李崢;楊曉光

1.一種半導體裝置的制造方法，包括：

在被處理基板上形成包括第1層、第2層、第3層的疊層膜；

在所述疊層膜上形成第1抗蝕劑圖形；

以所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；

在去除所述第1抗蝕劑圖形后，利用第2抗蝕劑圖形部分覆蓋所述第1膜圖形；

通過蝕刻使從所述第2抗蝕劑圖形露出的區域的所述第1膜圖形變細；

在去除所述第2抗蝕劑圖形后，以部分變細的所述第1膜圖形為掩模，加工所述第1層下面的所述第2層，形成包括所述第1層的部分和所述第2層的部分的第2膜圖形；

利用第3抗蝕劑圖形部分覆蓋所述第2膜圖形；

通過蝕刻去除從所述第3抗蝕劑圖形露出的區域的所述第1膜圖形，保留所述第1膜圖形下面的所述第2層的部分；

在去除所述第3抗蝕劑圖形后，在所述第2膜圖形和所保留的所述第2層的部分的側壁部形成側壁隔離物；

在形成所述側壁隔離物后，去除所保留的所述第2層的部分，然后以所述第2膜圖形和所述側壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；以及

在形成所述第3膜圖形后，去除所述第2膜圖形和所述側壁隔離物，保留所述第3膜圖形。

2.根據權利要求1所述的半導體裝置的制造方法，其中，利用第2抗蝕劑圖形部分覆蓋所述第1膜圖形、和利用第3抗蝕劑圖形部分覆蓋所述第2膜圖形，包括使用了相同曝光掩模的光刻。

3.根據權利要求1所述的半導體裝置的制造方法，還包括：在形成所述側壁隔離物后，以使利用所述側壁隔離物形成的閉環的一部分露出的方式形成第4抗蝕劑圖形；去除所露出的所述側壁隔離物的一部分。

4.根據權利要求1所述的半導體裝置的制造方法，其中，通過蝕刻使所述第1膜圖形變細的步驟，包括使其變細為最小圖形尺寸的0.4～0.6。

5.根據權利要求1所述的半導體裝置的制造方法，其中，保留所述第3膜圖形，包括形成多個晶體管，在由所述第2抗蝕劑圖形部分覆蓋的區域形成的所述晶體管的尺寸，大于在從所述第2抗蝕劑圖形露出的區域形成的所述晶體管的尺寸。

6.根據權利要求1所述的半導體裝置的制造方法，其中，保留所述第3膜圖形，包括形成半導體存儲器裝置的圖形，在由所述第2抗蝕劑圖形部分覆蓋的區域中包含所述半導體存儲器裝置的周邊電路的晶體管，在從所述第2抗蝕劑圖形露出的區域中包含所述半導體存儲器裝置的多個存儲器晶體管。

7.根據權利要求6所述的半導體裝置的制造方法，其中，所述半導體存儲器裝置是NAND型閃存，在由所述第2抗蝕劑圖形部分覆蓋的區域中包含所述NAND型閃存的選擇晶體管。

8.一種半導體裝置的制造方法，包括：

在被處理基板上形成包括第1層、第2層、第3層的疊層膜；

在所述疊層膜上形成第1抗蝕劑圖形；

以所述第1抗蝕劑圖形為掩模，加工作為所述疊層膜的最上層的所述第1層從而形成第1膜圖形；

在去除所述第1抗蝕劑圖形后，使所述第1膜圖形變細；

以所述第1膜圖形為掩模，加工所述第1層下面的所述第2層，形成包括所述第1層的部分和所述第2層的部分的第2膜圖形；

形成部分覆蓋所述第2膜圖形的第2抗蝕劑圖形；

通過蝕刻去除從所述第2抗蝕劑圖形露出的區域的第1膜圖形，保留所述第1膜圖形下面的所述第2層的部分；

在去除所述第2抗蝕劑圖形后，在所述第2膜圖形和所保留的所述第2層的部分的側壁部形成側壁隔離物；

在形成所述側壁隔離物后，去除所保留的所述第2層的部分，然后以所述第2膜圖形和所述側壁隔離物為掩模，蝕刻所述第3層形成第3膜圖形；

在形成所述第3膜圖形后，去除所述第2膜圖形和所述側壁隔離物，保留所述第3膜圖形。

9.根據權利要求8所述的半導體裝置的制造方法，還包括：在形成所述側壁絕緣膜后，以使利用所述側壁絕緣膜形成的閉環的一部分露出的方式形成第4抗蝕劑圖形，去除所露出的所述側壁隔離物的一部分。

10.根據權利要求8所述的半導體裝置的制造方法，其中，使所述第1膜圖形變細的步驟，包括使其變細為最小圖形尺寸的0.4～0.6。