[發明專利]制作半導體晶體管元件的方法

無效

• 申請號: 200710089776.5
• 申請日: 2007-03-26
• 公開（公告）號: CN101276758A
• 公開（公告）日: 2008-10-01
• 發明（設計）人: 李坤憲;黃正同;丁世汎;鄭禮賢;洪文瀚;鄭子銘;梁佳文
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8238
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明關于一種半導體晶體管元件的制作方法，尤指一種無氮化硅間隙壁(silicon?nitride?spacer-less)的金屬氧化物半導體(metal-oxide-semiconductor，MOS)場效晶體管元件的制作方法。本發明的特征在于結合具有不同應力(stress)作用下(壓縮或拉伸)的氮化硅蓋層，使N或P型金屬氧化物半導體場效晶體管元件可以同時具有較高的飽和漏極電流(I_dsat)，由此改善半導體晶體管元件的操作效能。

背景技術

如該行業者所知，目前具有應變硅(strained?silicon)的高速金屬氧化物半導體晶體管元件主要是利用硅鍺層的晶格常數與硅不同導致當硅外延在硅鍺上時產生結構上應變的原理。在此類型的應變硅-場效晶體管元件中，通常牽涉到硅層的雙軸向拉伸應變(biaxial?tensile?strain)，這是由于硅鍺層的晶格常數(lattice?constant)比硅大，這使得硅的能帶結構(band?structure)發生改變，進而造成載流子移動性增加。因此溝道區域采用應變硅結構的元件可獲得1.5倍甚至高達8倍左右的速度增益。

請參照圖1至圖3，其繪示的是現有技術的制作半導體NMOS晶體管元件10的方法剖面示意圖。首先，如圖1所示，已知的半導體NMOS晶體管元件10包括含有硅層16的半導體基底，在硅層16中形成有源極18以及與源極18通過溝道區域22互相分隔的漏極20。根據現有技術，硅層16可為外延于硅鍺層上(圖未示)的應變硅層。通常，半導體NMOS晶體管元件10另有淺結源極延伸17以及淺結漏極延伸19。在溝道區域22上形成有柵極介電層14，在柵極介電層14上則形成有柵極12，其中柵極12一般包含有多晶硅。

在圖1中，半導體NMOS晶體管元件10的源極18以及漏極20為注入砷、銻或磷的N+摻雜區域，半導體NMOS晶體管元件10的溝道區域22則為注入硼的P型摻雜區域，在柵極12的側壁上形成有氮化硅間隙壁32。在氮化硅間隙壁32與柵極12的側壁之間為襯墊層30，其通常為二氧化硅所構成。半導體NMOS晶體管元件10的裸露硅表面，包括漏極/源極的表面，則形成有硅化金屬層(silicide?layer)42。由于制作如圖1中的半導體NMOS晶體管元件10乃該行業者所熟知，因此其詳細制作程序不再贅述。

在完成圖1中的半導體NMOS晶體管元件10結構之后，如圖2所示，通常會繼續在半導體基底上沉積氮化硅蓋層46。其中，氮化硅蓋層46覆蓋在硅化金屬層42以及氮化硅間隙壁32之上，而氮化硅蓋層46的厚度通常介于200至400埃之間。沉積氮化硅蓋層46的目的是在使后續的接觸孔蝕刻能有明顯的蝕刻終點，也就是用來作為接觸孔蝕刻停止層(contact?etch?stoplayer，CESL)。在沉積氮化硅蓋層46之后，接著才沉積介電層48，例如硅氧層(silicon?oxide?layer)等，通常介電層48較氮化硅蓋層46厚許多。

接著，如圖3所示，利用已知的光刻(lithography)以及蝕刻工藝，在介電層48與氮化硅蓋層46中形成接觸孔(contact?hole)52。如前所述，在蝕刻接觸孔52過程中，氮化硅蓋層46的功能在提供此等離子體干蝕刻的終點，由此減輕等離子體蝕刻成分對于源極或漏極的傷害。

然而，前述現有技術仍存有一些缺點需要進一步的改進與改善。由于前述的現有技術牽涉在硅溝道下方使用硅鍺層，而此硅鍺層易導致硅層缺陷的發生，此種缺陷又稱為螺位錯(threading?dislocation)，而明顯影響到成品率。此外，硅鍺層以整面晶片沉積，使得NMOS與PMOS的個別調整或最佳化較為困難。另一個缺點則是硅鍺層具有較差的熱導性。再者，由于部分的摻雜在硅鍺層擴散較快，也導致源極或漏極區域內的摻雜分布不盡理想。

發明內容

因此，本發明的主要目的在提供一種制作無氮化硅間隙壁的半導體MOS晶體管元件制作方法，使其具有優選的操作效能。