[發明專利]高電源抑制的帶隙基準源

無效

• 申請號: 200710053294.4
• 申請日: 2007-09-20
• 公開（公告）號: CN101131592A
• 公開（公告）日: 2008-02-27
• 發明（設計）人: 鄒雪城;陳曉飛;劉占領;雷鑑銘;劉政林;鄭朝霞
• 申請（專利權）人: 華中科技大學
• 主分類號: G05F3/24
• 分類號: G05F3/24;H03M1/34;H03M1/66
• 代理公司: 華中科技大學專利中心
• 代理人: 曹葆青

技術領域

本發明屬于數模混合集成電路領域，具體為低功耗高電源抑制的Bi-CMOS帶隙基準源，是一種結構簡單、低功耗高電源抑制比的帶隙基準電壓源，尤其適合應用于混合集成電路的模/數轉換器(ADC)、數/模轉換器(DAC)中。

背景技術

在ADC、DAC混合集成電路設計中，片內集成的高性能基準源(Reference)不可或缺。隨著電路系統的復雜化和數模混合信號的精致化，對ADC、DAC等混合集成電路的要求越來越高，從而對基準源的要求特別是對它的電源抑制要求也越來越高。

制作基準電壓源，傳統的做法是利用二極管的反向擊穿特性。它是利用二極管與限流電阻配合，并通過調節流過自身的電流來抵消電源電壓的變化對它造成的影響。但是，這需要很高的電源電壓才能使二極管反向擊穿，更重要的是它和電源電壓的相關性較大，電源抑制比(PSRR)不理想。也有的是利用正向V_BE來產生基準電壓，但是這會使得溫度系數很大。而帶隙基準源由于其具有較低的溫度系數、較高的電源抑制比以及穩定的輸出等優點而備受青睞。

為了降低帶隙的溫度系數，人們一般都是通過溫度一階補償的辦法來達到目的。傳統上的帶隙基準源的電路結構如圖(1)，它的電源抑制性能不是很好，精度也不是很高，而且還對運放的失調非常敏感。

發明內容

本發明的目的在于提供一種高電源抑制的帶隙基準源，該帶隙基準源的具有低功耗和高電源抑制的優點。

本發明提供的高電源抑制的帶隙基準源，包括自偏置電路、調整電路、帶隙核心電路和啟動電路；其中，帶隙核心電路包括NPN晶體管Q1、Q2、Q6、Q7和Q8，PNP晶體管Q3、Q4和Q5，還包括電阻R1、R2、R3、R4以及電容C1；NPN晶體管Q1和Q2的基極分別接在電阻R3的兩端，發射極連在一起，共同接在電阻R4上，電阻R4的另一端接地；NPN晶體管Q1和PNP晶體管Q3的集電極接在一起，NPN晶體管Q2和PNP晶體管Q4的集電極接在一起；NPN晶體管Q2和PNP晶體管Q4的基極電位相同，發射極電位均接在基準輸出電壓V_REF上；PNP晶體管Q5的發射極接在基準輸出電壓V_REF上、基極接在NPN晶體管Q2與PNP晶體管Q4的集電極上，NPN晶體管Q6的發射極接地、基極和NPN晶體管Q8的基極連在一起，而PNP晶體管Q5和NPN晶體管Q6的集電極接在一起，共同接在NPN晶體管Q7的基極；NPN晶體管Q7的發射極和基極分別接地和基準輸出電壓V_REF；NPN晶體管Q8的集電極和基極連一起，接在電阻R3上；電阻R2的一端接在電阻R3上，另一端接在基準輸出電壓V_REF上；電阻R1的一端接在NPN晶體管Q7的基極，另一端接在電容C1上；而電容C1的另一端接在PNP晶體管Q5的基極；基準輸出電壓V_REF作為輸出端接在外圍的電路上；

啟動電路在電源電壓V_IN上電時工作，產生電流并輸送至自偏置電路中，以驅動自偏置電路導通；自偏置電路接收到啟動電路提供的電流后開始導通，通過自身的偏置作用來產生與電源電壓V_IN無關的偏置電壓，并輸送至調整電路中，同時把啟動電路關閉；調整電路接收到自偏置電路輸出的偏置電壓后，通過自身的調整作用來產生恒定的電流并輸出至帶隙核心電路中；帶隙核心電路接收到調整電路提供的恒定電流后，通過自身的運轉來產生帶隙基準電壓V_REF，并把它作為整個帶隙基準源的輸出。