[發明專利]高電源抑制的帶隙基準源

無效

• 申請號: 200710053294.4
• 申請日: 2007-09-20
• 公開（公告）號: CN101131592A
• 公開（公告）日: 2008-02-27
• 發明（設計）人: 鄒雪城;陳曉飛;劉占領;雷鑑銘;劉政林;鄭朝霞
• 申請（專利權）人: 華中科技大學
• 主分類號: G05F3/24
• 分類號: G05F3/24;H03M1/34;H03M1/66
• 代理公司: 華中科技大學專利中心
• 代理人: 曹葆青

1.一種高電源抑制的帶隙基準源，其特征在于：它包括自偏置電路(1)、調整電路(2)、帶隙核心電路(3)和啟動電路(4)；其中，

帶隙核心電路(3)包括NPN晶體管Q1、Q2、Q6、Q7和Q8，PNP晶體管Q3、Q4和Q5，還包括電阻R1、R2、R3、R4以及電容C1；NPN晶體管Q1和Q2的基極分別接在電阻R3的兩端，發射極連在一起，共同接在電阻R4上，電阻R4的另一端接地；NPN晶體管Q1和PNP晶體管Q3的集電極接在一起，NPN晶體管Q2和PNP晶體管Q4的集電極接在一起；NPN晶體管Q2和PNP晶體管Q4的基極電位相同，發射極電位均接在基準輸出電壓V_REF上；PNP晶體管Q5的發射極接在基準輸出電壓V_REF上、基極接在NPN晶體管Q2與PNP晶體管Q4的集電極上，NPN晶體管Q6的發射極接地、基極和NPN晶體管Q8的基極連在一起，而PNP晶體管Q5和NPN晶體管Q6的集電極接在一起，共同接在NPN晶體管Q7的基極；NPN晶體管Q7的發射極和基極分別接地和基準輸出電壓V_REF；NPN晶體管Q8的集電極和基極連一起，接在電阻R3上；電阻R2的一端接在電阻R3上，另一端接在基準輸出電壓V_REF上；電阻R1的一端接在NPN晶體管Q7的基極，另一端接在電容C1上；而電容C1的另一端接在PNP晶體管Q5的基極；基準輸出電壓V_REF作為輸出端接在外圍的電路上；

啟動電路(4)在電源電壓V_IN上電時工作，產生電流并輸送至自偏置電路(1)中，以驅動自偏置電路(1)導通；自偏置電路(1)接收到啟動電路(4)提供的電流后開始導通，通過自身的偏置作用來產生與電源電壓V_IN無關的偏置電壓，并輸送至調整電路(2)中，同時把啟動電路(4)關閉；調整電路(2)接收到自偏置電路(1)輸出的偏置電壓后，通過自身的調整作用來產生恒定的電流并輸出至帶隙核心電路(3)中；帶隙核心電路(3)接收到調整電路(2)提供的恒定電流后，通過自身的運轉來產生帶隙基準電壓V_REF，并把它作為整個帶隙基準源的輸出。

2.根據權利要求1所述的帶隙基準源，其特征在于：自偏置電路(1)包括電阻R5、R6、R7和R8，以及NPN晶體管Q9、Q10和PMOS管M1、M2；電阻R5和R6一端接電源電壓V_IN，電阻R5的另一端接在PMOS管M1的源極，電阻R6的另一端接在PMOS管M2的源極；電阻R8一端接在NPN晶體管Q10的發射極，另一端接地；PMOS管M1和M2柵極均接在PMOS管M2的漏極，PMOS管M1的漏極接在電阻R7上；NPN晶體管Q9的基極、集電極接在一起共同接在NPN晶體管Q10的基極和電阻R7的另一端，NPN晶體管Q9發射極接地；NPN晶體管Q10的集電極接在PMOS管M2的漏極，發射極接在電阻R8上。

3.根據權利要求1或2所述的帶隙基準源，其特征在于：調整電路(2)由PMOS管M3構成，PMOS管M3的源極接電源電壓V_IN，柵極接自偏置電路(1)中PMOS管M2的柵極，漏極接帶隙核心電路(3)中PNP晶體管Q3的發射極。

4.根據權利要求3所述的帶隙基準源，其特征在于：啟動電路(4)包括電阻R9和R10，以及NMOS管M4、M5管；電阻R9一端接電源電壓V_IN，另一端接NMOS管M4的漏極；電阻R10的一端接在NMOS管M4的漏極，另一端接NMOS管M5的柵極；NMOS管M4的柵極接在PMOS管M1的漏極，源極接地；NMOS管M5的漏極接NPN晶體管Q10的集電極，源極接地。