[發明專利]一種基于FPGA的模糊前饋解耦控制器

無效

• 申請號: 200710053203.7
• 申請日: 2007-09-13
• 公開（公告）號: CN101135888A
• 公開（公告）日: 2008-03-05
• 發明（設計）人: 方康玲;郭永強
• 申請（專利權）人: 武漢科技大學
• 主分類號: G05B13/02
• 分類號: G05B13/02
• 代理公司: 武漢開元專利代理有限責任公司
• 代理人: 樊戎

技術領域

本發明屬于解耦控制器技術領域。尤其涉及一種基于FPGA的模糊前饋解耦控制器。

背景技術

基于FPGA的模糊前饋解耦控制器將多路的解耦控制器集成在一塊FPGA芯片中，由于采用了軟件思想硬件化的設計方法，使得該控制器具有響應速度快，靈活性大的特點；由于采用了FPGA作為載體，使得控制器的體積比較小，可以很方便地嵌入到其它的控制系統當中；在解耦控制中采用了基于偏差的模糊前饋解耦算法，實驗結果表明：該控制器的魯棒性強、可靠性高，是一種較理想的控制裝置。

目前，解耦的方法有軟件解耦和硬件解耦兩種。其中大多數解耦方法是采用用軟件實現的，例如：“嵌入式學習解耦控制器”(CN1621979，2005)，該控制器是一種嵌入式學習解耦控制器，是為了消除兩個以上控制回路之間的耦合影響，按照一定的解耦算法運算進行處理，然后協調控制對應的執行器，從而消除控制回路之間的相互耦合影響，該控制器從仿真結果來看，控制效果比較好，但是該技術采用了軟件編程實現，指令串行運行，故在程序執行的過程中存在一定的滯后現象，實時性比較差，不能滿足對速度要求比較高的被控對象。硬件解耦目前通常采用機械的方式實現解耦，例如：“三自由度并聯解耦機構(CN1462670，2003)該裝置結構簡單，易操作，但是存在體積大、可嵌入性差等不足。

發明內容

本發明的任務是提供一種體積小、功耗低、處理速度快的基于FPGA的模糊前饋解耦控制器。

為完成上述任務，本發明所采用的技術方案是：多個解耦控制器之間相互連接，每個解耦控制器分別與對應的A/D轉換模塊、D/A轉換模塊連接，每個解耦控制器分別與時鐘、上位機模塊、鍵盤、LED顯示器、復位按鍵連接。

每個解耦控制器由時鐘分頻模塊、A/D轉換控制模塊、誤差計算模塊、地址譯碼模塊、模糊解耦模塊、參數輸入模塊、參數顯示模塊、參數整定模塊、數值轉換模塊、PID算法模塊、串口通信模塊、濾波模塊和D/A控制模塊組成，上述模塊是用硬件描述語言VHDL編程生成。各模塊之間的連接關系是：

時鐘分頻模塊分別與A/D轉換控制模、誤差計算模塊、模糊解耦模塊、參數輸入模塊、參數整定模塊、PID算法模塊、串口通信模塊和D/A控制模塊相連；

A/D轉換控制模塊分別與時鐘分頻模塊、誤差計算模塊、濾波模塊和A/D轉換模塊相連；

誤差計算模塊分別與A/D轉換控制模塊、時鐘分頻模塊、串口通信模塊、數值轉換模塊和地址譯碼模塊相連，誤差計算模塊還分別與和本解耦控制器相連接的另兩個解耦控制器中的地址譯碼模塊相連；

地址譯碼模塊分別與本解耦控制器中的誤差計算模塊和模糊解耦模塊相連，地址譯碼模塊還分別與和本解耦控制器相連接的另兩個解耦控制器中的誤差計算模塊相連；

模糊解耦模塊分別與時鐘分頻模塊、地址譯碼模塊和參數整定模塊相連；

參數輸入模塊分別與參數整定模塊、參數顯示模塊、時鐘分頻模塊、濾波模塊和鍵盤相連；

參數顯示模塊分別與參數輸入模塊和LED顯示器相連；

參數整定模塊分別與時鐘分頻模塊、參數輸入模塊、模糊解耦模塊、PID算法模塊和濾波模塊相連；

數值轉換模塊分別與誤差計算模塊和PID算法模塊相連；

PID算法模塊分別與時鐘分頻模塊、參數整定模塊、數值轉換模塊和D/A控制模塊相連；

串口通信模塊分別與時鐘分頻模塊、誤差計算模塊和上位機模塊相連；

濾波模塊分別與參數輸入模塊、參數整定模塊、A/D轉換控制模塊、D/A控制模塊和復位按鍵相連；

D/A控制模塊分別與時鐘分頻模塊、PID算法模塊、濾波模塊和D/A轉換模塊相連。

所述的多個解耦控制器之間相互連接是指其中每個解耦控制器分別與相鄰的另兩個解耦控制器相連。

本發明所述的各模塊的結構及其連接關系如下：