[發明專利]一種基于FPGA的模糊前饋解耦控制器

無效

• 申請號: 200710053203.7
• 申請日: 2007-09-13
• 公開（公告）號: CN101135888A
• 公開（公告）日: 2008-03-05
• 發明（設計）人: 方康玲;郭永強
• 申請（專利權）人: 武漢科技大學
• 主分類號: G05B13/02
• 分類號: G05B13/02
• 代理公司: 武漢開元專利代理有限責任公司
• 代理人: 樊戎

1.一種基于FPGA的模糊前饋解耦控制器，其特征在于將多個解耦控制器之間相互連接，每個解耦控制器分別與對應的A/D轉換模塊、D/A轉換模塊連接，每個解耦控制器分別與時鐘、上位機模塊、鍵盤、LED顯示器、復位按鍵連接；

每個解耦控制器由時鐘分頻模塊、A/D轉換控制模塊、誤差計算模塊、地址譯碼模塊、模糊解耦模塊、參數輸入模塊、參數顯示模塊、參數整定模塊、數值轉換模塊、PID算法模塊、串口通信模塊、濾波模塊和D/A控制模塊組成，上述模塊是用硬件描述語言VHDL編程生成，各模塊之間的連接關系是：

時鐘分頻模塊分別與A/D轉換控制模、誤差計算模塊、模糊解耦模塊、參數輸入模塊、參數整定模塊、PID算法模塊、串口通信模塊和D/A控制模塊相連；

A/D轉換控制模塊分別與時鐘分頻模塊、誤差計算模塊、濾波模塊和A/D轉換模塊相連；

誤差計算模塊分別與A/D轉換控制模塊、時鐘分頻模塊、串口通信模塊、數值轉換模塊和地址譯碼模塊相連，誤差計算模塊還分別與和本解耦控制器相連接的另兩個解耦控制器中的地址譯碼模塊相連；

地址譯碼模塊分別與本解耦控制器中的誤差計算模塊和模糊解耦模塊相連，地址譯碼模塊還分別與和本解耦控制器相連接的另兩個解耦控制器中的誤差計算模塊相連；

模糊解耦模塊分別與時鐘分頻模塊、地址譯碼模塊和參數整定模塊相連；

參數輸入模塊分別與參數整定模塊、參數顯示模塊、時鐘分頻模塊、濾波模塊和鍵盤相連；

參數顯示模塊分別與參數輸入模塊和LED顯示器相連；

參數整定模塊分別與時鐘分頻模塊、參數輸入模塊、模糊解耦模塊、PID算法模塊和濾波模塊相連；

數值轉換模塊分別與誤差計算模塊和PID算法模塊相連；

PID算法模塊分別與時鐘分頻模塊、參數整定模塊、數值轉換模塊和D/A控制模塊相連；

串口通信模塊分別與時鐘分頻模塊、誤差計算模塊和上位機模塊相連；

濾波模塊分別與參數輸入模塊、參數整定模塊、A/D轉換控制模塊、D/A控制模塊和復位按鍵相連；

D/A控制模塊分別與時鐘分頻模塊、PID算法模塊、濾波模塊和D/A轉換模塊相連。

2.根據權利要求1所述的基于FPGA的模糊前饋解耦控制器，其特征在于所述的多個解耦控制器之間相互連接為其中每個解耦控制器分別與相鄰的另兩個解耦控制器相連。

3.根據權利要求1所述的基于FPGA的模糊前饋解耦控制器，其特征在于所述的A/D轉換控制模塊由fifo緩存模塊和A/D控制模塊組成，A/D控制模塊的讀允許信號端rd、寫允許信號端wr、反饋值數據輸出端dataout0～dataout7分別與fifo緩存模塊的寫允許信號端wrreq、讀允許信號端rdreq、反饋值數據輸入端data0～data7相連；A/D控制模塊的數據開始轉換信號端con、數據轉換結束信號端eoc、反饋值數據輸入端datain0～datain7分別與A/D轉換模塊的數據開始轉換信號端convert、數據轉換結束信號端eoc、反饋值數據輸出端data0～data7相連，時鐘分頻模塊的時鐘輸出端ad_clk分別與A/D控制模塊的時鐘輸入端clkin和fifo緩存模塊的時鐘輸入端wrclk相連，濾波模塊的復位輸出端aout分別與A/D控制模塊的復位輸入端reset和fifo緩存模塊的復位輸入端ack相連，fifo緩存模塊的時鐘輸入端rdclk與時鐘分頻模塊的時鐘輸出端clk相連，fifo緩存模塊的反饋值數據輸出端q0～q7與誤差計算模塊的反饋值數據輸入端y0～y7相連；fifo緩存模塊的容量為1024個字節。