[發明專利]晶圓背面減薄方法無效

申請號：	200710046484.3	申請日：	2007-09-26
公開（公告）號：	CN101399195A	公開（公告）日：	2009-04-01
發明（設計）人：	黃河;高大為;蒲賢勇;毛劍宏	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L21/302	分類號：	H01L21/302;H01L21/304;H01L21/3065;H01L21/306
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摘要：
搜索關鍵詞：	背面方法
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【說明書】：

技術領域

本發明涉及三維封裝工藝，特別涉及三維封裝工藝中的晶圓背面減薄方法。

背景技術

眾所周知，封裝技術其實就是一種將芯片打包的技術，這種打包對于芯片來說是必須的。因為芯片必須與外界隔離，以防止空氣中的雜質對芯片電路的腐蝕而造成電氣性能下降。另一方面，封裝后的芯片也更便于安裝和運輸。由于封裝技術的好壞還直接影響到芯片自身性能的發揮和與之連接的PCB(印制電路板)的設計和制造，因此它是至關重要的。封裝也可以說是安裝半導體集成電路芯片用的外殼，它不僅起著安放、固定、密封、保護芯片和增強導熱性能的作用，而且還是溝通芯片內部世界與外部電路的橋梁。簡單來說，封裝就是將芯片上的接點通過導線連接到封裝外殼的引腳上，這些引腳又通過印刷電路板上的導線與其他器件建立連接。因此，封裝技術是集成電路產業中非常關鍵的一環。

目前，經過多年的發展，封裝技術經歷了從最初的針腳插入式實裝技術到表面貼裝技術再到球柵陣列端子(BGA，Ball?Grid?Array)型封裝技術再到最新的三維封裝技術(4D?Package)。其中，三維封裝技術又可分為封裝疊層的三維封裝、芯片疊層的三維封裝以及晶圓疊層的三維封裝三種類型。三維封裝的優點在于可以提高互連線的密度，降低器件外形的總體高度。由于有可能將不同類型的芯片層疊在一起，而又具有較高的互連線密度，因此三維封裝技術具有很好的應用前景。在系統級三維封裝技術中，硅通孔(TSV，Through-Silicon-Via)電極的連接路徑可以縮短至只有一個芯片的厚度，所以能夠實現路徑最短和集成度最高的互連。通過硅通孔實現互連的系統級集成方案，能夠在減少芯片面積的同時緩解互連延遲問題。如果用垂直方向的短互連線來代替二維結構中大量的長互連線，就能夠使邏輯電路的性能大大提高。例如，通過將關鍵路徑上的邏輯門放置在多個有源層上，就能夠將它們非常緊密地排布起來。也可以將電壓和/或性能要求不同的電路放置在不同的層上。

基于TSV制造技術的三維封裝的關鍵工藝包括：高高寬比(>5:1)的TSV鉆蝕，TSV絕緣介質及導電材料填充，晶圓的減薄，芯片到芯片、芯片到晶圓或晶圓到晶圓之間的精確對準，低溫的粘結性鍵合方法等。其中晶圓的減薄工藝常采用化學機械研磨的方法，例如，專利號為02140151.9的中國專利提供了一種化學機械研磨的方法，包括，提供基底，該基底上已形成有金屬層，且該金屬層下方形成有障礙層；提供障礙層研磨漿及化學助劑，用以研磨該金屬層；以及僅提供障礙層研磨漿，用以研磨該障礙層；其中該化學助劑是由至少一種氧化劑、至少一種螯合劑和酸堿緩沖液所組成。但是，在三維封裝工藝中，晶圓的厚度至少需要減薄到70um以下，而當晶圓減薄到100um以下時，晶圓就會變得極其易碎，在對于晶圓的研磨過程中就可能使得晶圓的邊緣發生彎曲甚至斷裂，例如圖1所示的，在晶圓100的邊緣110處就出現了斷裂。

發明內容

本發明提供一種晶圓背面減薄方法，解決現有技術在對晶圓背面減薄時容易使晶圓邊緣發生彎曲甚至斷裂的問題。

為解決上述問題，本發明提供一種晶圓背面減薄方法，包括，去除兩片晶圓粘合時或晶圓置于支撐載體上時的晶圓邊緣間隙范圍的晶圓圓周邊緣；對于晶圓背面進行研磨達到減薄厚度。

可選的，所述去除兩片晶圓粘合時或晶圓置于支撐載體上時的晶圓邊緣間隙范圍的晶圓圓周邊緣采用蝕刻的方法。

可選的，上述的蝕刻方法為離子反應蝕刻的方法。

可選的，所述離子反應蝕刻時間為0.5至15分鐘。

可選的，所述離子反應蝕刻采用SF6氣體，所述SF6的氣體流量為100至1000sccm。

可選的，所述離子反應蝕刻采用SF6和C4F8混合氣體，所述SF6和C4F8的氣體流量比為1/2至20。

可選的，所述減薄厚度為30至70um。

本發明還提供一種晶圓背面減薄方法，包括，去除兩片晶圓粘合時或晶圓置于支撐載體上時的晶圓邊緣間隙范圍的晶圓圓周邊緣；對于晶圓背面進行蝕刻達到減薄厚度。

可選的，上述的蝕刻方法為離子反應蝕刻的方法。

可選的，所述離子反應蝕刻時間為0.5至15分鐘。