[發明專利]半導體器件柵極底切尺寸是否符合要求的確定方法

有效

• 申請號: 200710045040.8
• 申請日: 2007-08-20
• 公開（公告）號: CN101373724A
• 公開（公告）日: 2009-02-25
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 上海思微知識產權代理事務所
• 代理人: 屈蘅

技術領域

本發明涉及半導體制造的檢測領域，特別涉及一種檢測半導體器件柵極底切尺寸是否符合要求的確定方法。

背景技術

一般的半導體器件包括半導體襯底、柵氧化層和柵極。在柵極兩側的半導體襯底內形成有源漏極。在柵極的制作過程中，通常首先在柵氧化層上形成一層多晶硅層，然后在多晶硅層上鍍光刻膠，根據需要的電路圖形，進行曝光、顯影、蝕刻步驟，將未被光刻膠覆蓋的多晶硅層蝕刻掉，最終形成需要的柵極。

但是在蝕刻步驟中，尤其是在濕法蝕刻過程中，常常會發生柵極底切的現象。隨著半導體制造技術的飛速發展，半導體器件如CMOS晶體管朝向更高的集成度方向發展，尺寸也越做越小，半導體器件的溝道長度愈來愈短，對制作工藝的要求也越來越嚴格。在半導體器件的臨界尺寸進入65nm以后，在蝕刻工藝中，柵極的底切對半導體器件的性能如驅動電流、漏電流等的影響變得越來越嚴重。因此，必須嚴格柵極的蝕刻工藝，雖然不能完全消除底切現象，但需要控制在合理的尺寸范圍內。

另外，不僅柵極的形狀、尺寸不同，多晶硅蝕刻速率的不同，影響柵極底切的尺寸，而且蝕刻時間或者溫度控制的不同，也會影響柵極底切的尺寸。也就是說，柵極底切的尺寸是不確定的，導致無法設定統一的誤差標準對柵極底切的形狀和尺寸進行控制。

發明內容

本發明解決的技術問題是提供一種方便且可提高產品良率的半導體器件柵極底切尺寸是否符合要求的確定方法。

為解決上述技術問題，本發明提供了一種半導體器件柵極底切尺寸是否符合要求的確定方法，該確定方法包括如下步驟：

a.建立柵極底切圖形的模擬模塊，該模擬模塊的建立包括如下子步驟：a1.設定柵極底切在半導體器件長度方向的尺寸為L，柵極底切在柵極厚度方向的尺寸為H，尺寸H、L定義為底切尺寸；a2.底切尺寸為零時，測試半導體器件的電性參數值，且定義為標準值；a3.取若干不同組的底切尺寸值，分別測試半導體器件的電性參數值，并且建立底切尺寸與電性參數值的關系曲線；a4.設定半導體器件的電性參數值的最大允許范圍；

b.提取蝕刻窗口以及蝕刻工藝數據，輸入步驟a建立的模擬模塊；

c.根據輸入數據，模擬模塊模擬出蝕刻柵極的底切模擬圖形，并輸出底切尺寸；

d.利用輸出的底切尺寸，根據子步驟a3建立的關系曲線，計算電性參數值，然后確認輸出電性參數值是否在電性參數的最大允許范圍內。

與現有技術相比，采用本發明的確定方法，可以快速、準確確認柵極底切尺寸是否在規格范圍內，方便對柵極蝕刻工藝進行控制，進而有效地提高產品的良率。

附圖說明

圖1是本發明確定方法的流程圖。

圖2為柵極底切的結構示意圖。

圖3為柵極底切尺寸與Vthlin的關系曲線圖。

圖4為柵極底切尺寸與Idsat的關系曲線圖。

具體實施方式

本發明提供了一種半導體器件柵極底切尺寸是否符合要求的確定方法，如圖1所示。該確定方法包括如下步驟：

步驟S100，首先建立柵極底切圖形的模擬模塊，該模擬模塊的建立包括如下子步驟：

子步驟S101，設定柵極底切在半導體器件長度方向的尺寸為L，柵極底切在柵極厚度方向的尺寸為H，尺寸H、L定義為底切尺寸；

子步驟S102，底切尺寸為零時，測試半導體器件的電性參數值，且定義為標準值；

子步驟S103，取若干不同的底切尺寸值，分別測試半導體器件的電性參數值，并且建立底切尺寸與電性參數值的關系曲線；

子步驟S104，設定半導體器件的電性參數值的最大允許范圍；

步驟S200，提取蝕刻窗口以及蝕刻工藝數據，輸入S100步驟建立的模擬模塊；

步驟S300，根據輸入數據，模擬模塊出待蝕刻柵極的底切模擬圖形，并輸出模擬的底切尺寸值；

步驟S400，根據子步驟S103建立的關系曲線，計算出對應的電性參數值，然后確認輸出電性參數值是否在電性參數的最大允許范圍內。

以下部分針對本發明確定方法的其中一實施例進行描述，以期進一步理解本發明的目的、具體結構特征和優點。本實施例提及的半導體器件均是指90nm的NMOS晶體管。