[發明專利]一種多碼率非規則LDPC碼解碼器無效
| 申請號： | 200710044715.7 | 申請日： | 2007-08-09 |
| 公開（公告）號： | CN101136638A | 公開（公告）日： | 2008-03-05 |
| 發明（設計）人： | 曾曉洋;陳赟;向波;林一帆;鄧運松;鮑丹;周本根 | 申請（專利權）人： | 復旦大學;上海復旦微納電子有限公司 |
| 主分類號： | H03M13/11 | 分類號： | H03M13/11 |
| 代理公司： | 上海正旦專利代理有限公司 | 代理人： | 陸飛;盛志范 |
| 地址： | 20043*** | 國省代碼： | 上海;31 |
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| 摘要： | |||
| 搜索關鍵詞： | 一種 多碼率非 規則 ldpc 解碼器 | ||
1.一種多碼率非規則LDPC碼解碼器，其特征在于由輸入緩存、運算邏輯、中間存儲器、輸出緩存、控制邏輯和互連網絡組成，采用部分并行的VLSI系統整體架構，其中，運算邏輯包括橫向處理單元和縱向處理單元，分別記為HPU和VPU；系統采用12組HPU、59個VPU、1個輸入緩存、1個輸出緩存和2組中間數據存儲器；每個HPU由3個子橫向處理單元組成，子橫向處理單元記為sub_HPU；共分為12個橫向處理模塊和59個縱向處理模塊，每個橫向處理模塊包含1個sub_HPU、1個控制單元、行重個存儲單元；每個縱向處理模塊包含1個VPU、1個控制單元、列重個存儲單元。
2.根據權利要求1所述的多碼率非規則LDPC碼解碼器，其特征在于所述的橫向處理單元采用適合硬件復用的方案，它以連接8塊RAM的sub_HPU為一個單元，多種碼率系統使用同一個HPU。
3.根據權利要求1所述的多碼率非規則LDPC碼解碼器，其特征在于所述的縱向處理單元實現加法運算，其結構采用適合硬件復用的方案，多種碼率系統使用同一種VPU。
4.根據權利要求1所述的多碼率非規則LDPC碼解碼器，其特征在于所述的輸入緩存共有59塊，輸出緩存共有48塊；輸入緩沖存儲器存儲一幀信道數據，然后進行譯碼初始化，輸出緩沖存儲器存儲一幀判決結果數據，然后按時鐘節拍輸出。
5.根據權利要求1所述的多碼率非規則LDPC碼解碼器，其特征在于所述的中間數據存儲器共有兩組，一組用于存儲HPU結果，一組用于存儲VPU結果，分別配置給HPU和VPU；不同碼率、不同權重數據的存儲與讀取使用同一組存儲器。
6.根據權利要求2所述的多碼率非規則LDPC碼解碼器，其特征在于所述多碼率系統使用同一個HPU，對于具有32個輸出端和32個的輸出端的系統，一個32輸入的HPU實現碼率為0.4時的3行譯碼，或者實現碼率為0.6時的2行譯碼，或者實現碼率為0.8的一行譯碼。
7.根據權利要求3所述的多碼率非規則LDPC碼解碼器，其特征在于所述多碼率系統使用同一個VPU，其59個的VPU的輸入端口與碼率對應的關系如下所示：
8.根據權利要求1所述的多碼率非規則LDPC碼解碼器，其特征在于所述的互連網絡由開關組成，依據不同的碼率實現不同的連接。
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