[發明專利]靜電放電保護電路

有效

• 申請號: 200710042349.1
• 申請日: 2007-06-21
• 公開（公告）號: CN101330208A
• 公開（公告）日: 2008-12-24
• 發明（設計）人: 俞大立;程惠娟;劉晶;陳先敏;范禮賢
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H02H9/00
• 分類號: H02H9/00;H01L23/60
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 逯長明

技術領域

本發明涉及靜電放電保護電路。

背景技術

當兩個不導電物體接觸與分離時，都有可能會引起電子的轉移，而使得這兩個不導電物體產生額外電荷，此額外產生得電荷即為靜電。而當物體上累計的靜電對電位相對較低的物體放電時，便產生靜電放電(Electro-StaticDischarge，ESD)現象。一般，靜電放電的產生可分為直接型及間接型兩大類，其中直接型是指物體與經由摩擦產生的電荷的另一帶電物體直接接觸，間接型則指物體本身因四周的電荷產生變化而感應起電。

然而，當帶有靜電的物體接觸到集成電路的金屬管腳時，所產生的瞬間高壓放電會經由金屬管腳影響內部電路。因此，靜電放電為造成集成電路失效的主要潛在因素之一。另一方面，由于金屬氧化物半導體(Metal?OxideSemiconductor，MOS)晶體管組件具有高輸入阻抗的特性，因此特別易受靜電放電的影響而受損。隨著集成電路的日益復雜，亞微米工藝與極小線寬對瞬間過壓的敏銳度也隨之提高，僅需約15伏至20伏的電壓，便會對金屬氧化物半導體的柵極氧化層造成損害，而靜電放電脈沖的峰值常常會高達數千伏。因此，為提高集成電路的可靠度，需在集成電路中加入靜電放電保護電路，以避免因靜電放電現象而造成集成電路損壞。

中國專利號為99107074.7的發明公開了一種多晶硅二極管的靜電放電保護裝置，包括多晶硅二極管電路、一電阻器以及電源保護電路。多晶硅二極管靜電放電保護過程為：當靜電放電時，多晶硅二極管提供多電流路徑，將靜電電荷導流至電源保護電路，使得靜電放電電流不會流經內部電路，造成內部電路的毀損，也由于二氧化硅的場氧化層的隔離，使得靜電放電電流不會流入襯底造成半導體的損毀，達到保護的目的。

另外，從靜電放電保護的角度來說，靜電放電保護電路還應能夠處理各種靜電放電情況。由于靜電放電電壓有負也有正，因而常規對于芯片受靜電放電影響的測試模式也有四種：PS-在輸入/輸出引腳上接入ESD正放電電壓，將VDD引腳空置，將VSS引腳接地；NS-在輸入/輸出引腳上接入ESD負放電電壓，將VDD引腳空置，將VSS引腳接地；PD-在輸入/輸出引腳上接入ESD正放電電壓，將VSS引腳空置，將VDD引腳接地；ND-在輸入/輸出引腳上接入ESD負放電電壓，將VSS引腳空置，將VDD引腳接地。更進一步來說，由于靜電放電可能從芯片的任意一個引腳輸入，從任意一個引腳輸出，所以對于整片芯片的靜電放電可靠性驗證還有另外兩種模式，一種是正向模式，即在輸入/輸出引腳上接入ESD正放電電壓，將VDD和VSS引腳空置，而將剩余的其他引腳接地，或者是在VDD引腳上接入ESD正放電電壓，將VSS引腳接地，其他引腳空置；另一種是反向模式，即在輸入/輸出引腳上接入ESD負放電電壓，將VDD和VSS引腳空置，而將剩余的其他引腳接地，或者是在VDD引腳上接入ESD負放電電壓，將VSS引腳接地，其他引腳空置。相對于前四種常規模式來說，這另外兩種驗證模式使得芯片內部電路更易受靜電放電的損害。因此，一個較好的靜電放電保護電路應該能夠處理上述的正靜電放電和負靜電放電。

發明內容

本發明解決的問題是提供一種能夠處理正靜電放電和負靜電放電的靜電放電保護電路。

為解決上述問題，本發明提供了一種靜電放電保護電路，包括，

靜電放電電路，接收來自芯片引腳的電壓并向可控傳輸門電路傳送，并且在芯片開始上電時，接收從芯片引腳進入的靜電放電電壓，并通過晶體管對于靜電放電電壓進行放電；

可控傳輸門電路，接收靜電放電電路傳送的電壓并向芯片內部電路傳送，并且在芯片開始上電時，延遲打開傳輸門阻隔靜電放電電壓被傳送到芯片內部電路。

所述靜電放電電路包括第一PMOS管、第一NMOS管和電阻，所述第一PMOS管的柵極與源極短接于Vdd，所述第一NMOS管的柵極與源極短接于Vss，所述第一PMOS管的漏極和第一NMOS管的漏極相連，并與電阻的一端相連構成靜電放電電路的輸入，電阻另一端為靜電放電電路的輸出。

所述可控傳輸門電路包括用于接收靜電放電電路傳送的電壓并向芯片內部電路傳送的CMOS傳輸門和向CMOS傳輸門提供互補信號來控制傳輸門開啟或關閉的CMOS反相器以及延遲控制信號產生電路，所述CMOS反相器的輸入接收延遲控制信號產生電路提供的延遲控制信號。