[發(fā)明專利]靜電放電保護電路

有效

• 申請?zhí)枺?/td>: 200710042349.1
• 申請日: 2007-06-21
• 公開（公告）號: CN101330208A
• 公開（公告）日: 2008-12-24
• 發(fā)明（設計）人: 俞大立;程惠娟;劉晶;陳先敏;范禮賢
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H02H9/00
• 分類號: H02H9/00;H01L23/60
• 代理公司: 北京集佳知識產(chǎn)權(quán)代理有限公司
• 代理人: 逯長明

1.一種靜電放電保護電路，其特征在于，包括，

靜電放電電路，接收來自芯片引腳的電壓并向可控傳輸門電路傳送，并且在芯片開始上電時，接收從芯片引腳進入的靜電放電電壓，并通過晶體管對于靜電放電電壓進行放電；

可控傳輸門電路，接收靜電放電電路傳送的電壓并向芯片內(nèi)部電路傳送，并且在芯片開始上電時，延遲打開傳輸門阻隔靜電放電電壓被傳送到芯片內(nèi)部電路；

所述可控傳輸門電路包括用于接收靜電放電電路傳送的電壓并向芯片內(nèi)部電路傳送的CMOS傳輸門和向CMOS傳輸門提供互補信號來控制傳輸門開啟或關(guān)閉的CMOS反相器以及延遲控制信號產(chǎn)生電路，所述CMOS反相器的輸入接收延遲控制信號產(chǎn)生電路提供的延遲控制信號；

所述延遲控制信號產(chǎn)生電路包括由第四PMOS管、第五PMOS管和第六PMOS管和第四NMOS管組成的RC和連接RC并呈串聯(lián)連接的CMOS反相器組，所述RC作為延遲控制信號產(chǎn)生電路的輸入接收V_dd，所述CMOS反相器組輸出延遲控制信號。

2.如權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述靜電放電電路包括第一PMOS管、第一NMOS管和電阻，所述第一PMOS管的柵極與源極短接于V_dd，所述第一NMOS管的柵極與源極短接于V_ss，所述第一PMOS管的漏極和第一NMOS管的漏極相連，并與電阻的一端相連構(gòu)成靜電放電電路的輸入，電阻另一端為靜電放電電路的輸出。

3.如權(quán)利要求2所述的靜電放電保護電路，其特征在于，所述V_dd電平為3.3V，V_ss接地，所述第一PMOS管用于負的靜電放電，所述第一NMOS管用于正的靜電放電。

4.如權(quán)利要求3所述的靜電放電保護電路，其特征在于，所述CMOS反相器包括第二PMOS管和第二NMOS管，所述第二PMOS管的柵極與所述第二NMOS管的柵極相連構(gòu)成CMOS反相器的輸入，所述第二PMOS管的漏極與所述第二NMOS管的漏極相連構(gòu)成CMOS反相器的輸出，所述第二PMOS管的源極接V_dd，所述第二NMOS管的源極接于V_ss。

5.如權(quán)利要求4所述的靜電放電保護電路，其特征在于，所述第二PMOS管源極所接V_dd電平為3.3V，第二NMOS管源極所接V_ss接地。

6.如權(quán)利要求1或4或5中任一項所述的靜電放電保護電路，其特征在于，所述CMOS傳輸門包括第三PMOS管和第三NMOS管，所述第三PMOS管的源極和第三NMOS管的源極相連構(gòu)成與芯片內(nèi)部電路的電路通路，所述第三PMOS管的漏極和第三NMOS管的漏極相連，并接收靜電放電電路的傳送的電壓，所述第三PMOS管的柵極與所述CMOS反相器的輸出相連，所述第三NMOS管的柵極與所述CMOS反相器的輸入相連，接收延遲控制信號產(chǎn)生電路提供的延遲控制信號。

7.如權(quán)利要求1所述的靜電放電保護電路，其特征在于，所述CMOS傳輸門包括第三PMOS管和第三NMOS管，所述第三PMOS管的源極和第三NMOS管的源極相連構(gòu)成與芯片內(nèi)部電路的電路通路，所述第三PMOS管的漏極和第三NMOS管的漏極相連，并接收靜電放電電路的傳送的電壓，所述第三PMOS管的柵極與所述CMOS反相器的輸出相連，所述第三NMOS管的柵極與所述CMOS反相器的輸入相連，接收延遲控制信號產(chǎn)生電路提供的延遲控制信號。