[發明專利]淺溝槽隔離區形成方法、淺溝槽隔離區結構及膜層形成方法

有效

• 申請號: 200710040982.7
• 申請日: 2007-05-21
• 公開（公告）號: CN101312146A
• 公開（公告）日: 2008-11-26
• 發明（設計）人: 劉明源;郭佳衢
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/762
• 分類號: H01L21/762;H01L21/31;H01L27/04
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 李文紅

技術領域

本發明涉及集成電路制造技術領域，特別涉及一種淺溝槽隔離區形成方法、淺溝槽隔離區結構及膜層形成方法。

背景技術

集成電路制造技術領域中，形成淺溝槽隔離區的步驟包括：在半導體基底上形成淺溝槽；向所述淺溝槽填充隔離物。其中，向所述淺溝槽填充隔離物的步驟包括：清洗已形成所述淺溝槽的半導體基底；在所述淺溝槽內形成墊氧化層；沉積隔離層，所述隔離層覆蓋所述墊氧化層并填充所述淺溝槽。所述半導體基底通過在半導體襯底表面順次形成隔離層及鈍化層后獲得。如圖1所示，應用上述方法形成的淺溝槽隔離區的結構包括：半導體基底10、位于所述半導體基底內的淺溝槽12以及填充所述淺溝槽的隔離層20。

隨著臨界尺寸的逐漸縮小，應力問題日益受到業界的重視，現有工藝中，如何降低所述隔離層內具有的應力，業界已作了一定的嘗試。

如已于2003年3月19日公開的公告號為CN1242466C的中國專利中提供的一種降低淺溝槽隔離側壁氧化層應力與侵蝕的方法，該方法至少包括下列步驟：提供基底，所述基底具有第一介電層及覆蓋所述第一介電層的第二介電層；在所述基底內形成溝槽；形成側壁氧化層，所述側壁氧化層覆蓋所述溝槽的側壁與底部；以介電材料填滿所述溝槽；及執行現場蒸汽發生制程以再氧化所述側壁氧化層，所述現場蒸汽發生制程至少包括引入氧與氫氧根。

但是，該方法僅用以降低淺溝槽隔離側壁氧化層應力，并進而降低后續制程對器件造成的侵蝕。然而，近來，已有研究表明，器件導電溝道內具有適當類型的應力對半導體器件的性能將產生有益影響。業界已公認，所述導電溝道內具有拉應力有助于增強NMOS器件的電子遷移率；所述導電溝道內具有壓應力有助于增強PMOS器件的空穴遷移率；相應地，淺溝槽隔離側壁處氧化層具有壓應力有助于增強NMOS器件的電子遷移率；淺溝槽隔離側壁處氧化層具有拉應力有助于增強PMOS器件的空穴遷移率；即隨著工藝的發展，單純地降低淺溝槽隔離側壁氧化層應力已不能滿足實際生產的需要，控制所述淺溝槽隔離側壁氧化層內的應力成為改善器件性能的指導方向。

發明內容

本發明提供了一種淺溝槽隔離區形成方法，可形成具有滿足產品應力改善要求的隔離層的淺溝槽隔離區；本發明提供了一種淺溝槽隔離區結構，所述淺溝槽隔離區具有滿足產品應力改善要求的隔離層；本發明提供了一種膜層形成方法，可形成滿足產品應力改善要求的膜層。

本發明提供的一種淺溝槽隔離區形成方法，包括：

在半導體基底上形成淺溝槽；

確定隔離層參數；

確定與所述參數對應的隔離層分布，所述隔離層包含至少一層壓應力膜層和至少一層拉應力膜層，所述壓應力膜層和拉應力膜層間隔相接；

根據所述隔離層分布沉積隔離層內壓應力膜層和拉應力膜層，所述隔離層覆蓋所述淺溝槽。

可選地，確定隔離層參數的步驟包含確定所述隔離層的目標應力值和厚度的操作；可選地，確定隔離層分布的步驟包含確定所述隔離層分基準值的操作，所述隔離層分基準值為各所述壓應力膜層的厚度與其具有的應力值的乘積和各拉應力膜層的厚度與其具有的應力值的乘積之和；可選地，所述隔離層分基準值的絕對值和所述隔離層的厚度的比值與所述隔離層目標應力值的差值小于或等于20MPa；可選地，沉積隔離層內壓應力膜層和拉應力膜層的方法均為PECVD、HDPCVD、APCVD、LPCVD、SACVD或HARP?SACVD中的一種；可選地，所述隔離層內包含的壓應力膜層和拉應力膜層的數目相同或不相同。

本發明提供的一種淺溝槽隔離區結構，包括：半導體基底、位于所述半導體基底內的淺溝槽以及填充所述淺溝槽的隔離層；所述隔離層包含至少一層壓應力膜層和至少一層拉應力膜層，所述壓應力膜層和拉應力膜層間隔相接。

可選地，所述隔離層內包含的壓應力膜層和拉應力膜層的數目相同或不相同。

本發明提供的一種膜層形成方法，包括：

形成半導體基體；

確定膜層參數；

確定與所述參數對應的膜層分布，所述膜層包含至少一層壓應力層和至少一層拉應力層，所述壓應力層和拉應力層間隔相接；

根據所述分布沉積膜層內壓應力層和拉應力層，所述膜層覆蓋所述半導體基體。