[發明專利]集成電路內雙極晶體管性能的調整方法及其制造方法

有效

• 申請號: 200710040981.2
• 申請日: 2007-05-21
• 公開（公告）號: CN101312155A
• 公開（公告）日: 2008-11-26
• 發明（設計）人: 楊勇勝
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L21/8238;H01L21/331;H01L21/265
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 李文紅

技術領域

本發明涉及半導體制造技術領域，特別涉及一種體硅CMOS集成電路內雙極晶體管性能的調整方法及其制造方法。

背景技術

半導體制作工藝是一種平面制作工藝，在同一襯底上形成大量各種類型的復雜器件，并將其互相連接以具有完整的電子功能。隨著超大規模集成電路(ULSI，Ultra?Large?Scale?Integration)的迅速發展，芯片的集成度越來越高，元器件的尺寸越來越小，對電路的設計、制造及檢測等方面都提出了更高的要求。為進一步提高集成電路的整體性能、提高對集成電路工藝的監測力度，在集成電路內形成雙極晶體管(通常可以利用集成電路內固有的寄生雙極晶體管形成)完成某些電路功能，或通過對集成電路內的寄生雙極晶體管性能的檢測實現對制造工藝及產品質量的監測的方法也得到了越來越廣泛的應用。

下面例舉MOS集成電路內常見的一種寄生雙極晶體管的情況。圖1為現有的MOS器件剖面示意圖，如圖1所示，在P型襯底101上分別形成了N型阱區102和P型阱區106，并在其內分別制作由隔離槽1010分隔開的PMOS器件和NMOS器件，其中，PMOS器件由在N型阱區102及其上的柵極結構103和P型的源/漏摻雜區104、105組成，NMOS器件由在P型阱區106及其上的柵極107和N型的源/漏摻雜區108、109組成。圖中的雙極晶體管110和120就是在這種CMOS器件內所固有的寄生雙極晶體管。其中垂直的PNP型雙極晶體管110由PMOS器件中的P型源區(接電源)104、N型阱區102和P型襯底101形成，橫向的NPN型雙極晶體管120由NMOS器件中的N型漏區(接地)108、P型阱區106和N型阱區102形成。

圖2為圖1所示的MOS器件內的寄生雙極晶體管的等效電路圖，如圖1、2所示，橫向的NPN型晶體管120的集電極與垂直的PNP型晶體管110的基極通過N型阱區102相連，垂直的PNP型晶體管110的集電極與橫向的NPN型晶體管120的基極通過P型襯底101相連。除了寄生雙極晶體管外，在MOS電路中往往還存在有寄生電阻、寄生電容等，圖2中僅示出了P型襯底的寄生電阻201和N型阱區的寄生電阻202。

實際應用中，常利用上述MOS集成電路內的寄生雙極晶體管形成可實現一定功能的雙極晶體管，其優勢在于：

1、工藝簡單，正常的MOS工藝即可在其電路內形成寄生雙極晶體管：MOS工藝中N阱的摻雜濃度一般在1×10¹⁷cm^-3，與雙極晶體管的集電極要求相當，另外，器件中源/漏區的淺結重摻雜特點也有利于形成低阻的雙極晶體管發射區；

2、占用的版面積較小、功耗較低、且實現簡單方便。

注意到當利用電路內的寄生雙極晶體管實現一定的功能時，往往會對其的性能提出不同的要求。

除了可以用來實現一定的電路功能外，集成電路內雙極晶體管備受關注的另一原因在于其可能會引起電路的閂鎖效應。閂鎖效應會導致電路中的電流突然大量增加，甚至增到足以熔斷金屬互連線的程度，其是集成電路制造過程中不可忽視的問題之一。出現閂鎖效應的原因可以由圖2所示的等效電路圖中看出：MOS電路內的寄生雙極晶體管110和120形成了一個反相器，在經過電壓尖峰信號或某種瞬變時，該反相器就可能會形成正反饋，使電路內的電流大量增加，從而引起閂鎖效應。

為避免因寄生雙極晶體管引起閂鎖效應的產生，于2004年9月15日授權公告的公告號為CN1167132C的中國專利公開了一種利用靜電保護裝置抑制寄生雙極晶體管的閂鎖效應的方法。該方法通過在NMOS器件的源(漏)極與接地信號之間加入電阻與電源，有效防止了寄生雙極晶體管的快速反向，抑制了MOS電路中因寄生雙極晶體管而引起的閂鎖效應。但是，該方法比較復雜，實現較為困難，且靈活度也不夠，不能適用于各種應用。還是希望可以僅通過調整集成電路內寄生雙極晶體管的性能(如降低晶體管的增益)，來避免閂鎖效應的發生。

隨著雙極晶體管在集成電路中作用的不同，對其性能的要求也不相同，這時，希望能有一種工藝方法能實現對集成電路內雙極晶體管(包括寄生雙極晶體管)性能的調整，以令其滿足應用的需要或者有效地避免閂鎖效應的產生。但是，現有的集成電路制造方法中，改變集成電路內的雙極晶體管的性能必然會引起相應的MOS器件的性能變化，即不可能實現在兼顧集成電路內MOS器件的性能的情況下，對雙極晶體管(包括寄生雙極晶體管)性能的調整。

發明內容