[發明專利]柵極制造方法

有效

• 申請號: 200710040258.4
• 申請日: 2007-04-24
• 公開（公告）號: CN101295641A
• 公開（公告）日: 2008-10-29
• 發明（設計）人: 黃怡;張海洋;杜珊珊
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/28
• 分類號: H01L21/28
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 李文紅

技術領域

本發明涉及集成電路制造技術領域，特別涉及一種柵極制造方法。

背景技術

金屬-氧化物-半導體(MOS)場效應管作為一種電壓控制器件，通過輸入電壓控制輸出電流的變化，目前被廣泛應用于各種電子線路中。

MOS器件的核心部分是由金屬-氧化物-半導體組成的電容結構，氧化物在金屬和半導體之間起絕緣作用；絕緣層上的金屬電極稱為柵極，電容兩側的電極分別是源極和漏極；在柵極上施加電壓，可以改變絕緣層中的電場強度，進而控制半導體表面電場，改變導電溝道的導電能力。當前，通常采用多晶硅代替金屬或采用多晶硅和金屬的組合作為柵極材料。

柵極作為MOS器件內的重要組成部分，其結構的變化直接影響MOS器件內導電溝道的形貌變化，繼而在柵極上施加電壓后，由此柵極結構的變化導致的器件導電溝道的形貌變化對器件的性能將產生重大影響。

圖1為說明現有技術中柵極根部缺陷效果的示意圖，如圖1所示，實際生產過程中，由于常規制程及返工過程中曝光、顯影或刻蝕等工藝控制不當易造成位于半導體基底10上的柵極31結構不完整，在柵極31側壁底部產生根部缺陷32，且此根部缺陷32在后續生產過程中無法消除。此柵極根部缺陷效應將導致器件性能的降低，如閾值電壓減小、漏極飽和電流減小、結間電容增大等；由此，如何改善柵極根部缺陷對器件性能的影響成為本領域技術人員面臨的重要問題。

申請號為“200310109108.6”的中國專利申請中提供了一種在半導體制程中改善柵極根部缺陷的方法，該方法通過在返工過程中去除光致抗蝕劑層后，增加一氧化處理步驟，以減少基底表面H⁺的增加，使得顯影液中的氫氧根(OH^-)更容易被帶走，進而增加光致抗蝕劑層的曝光度，從而實現柵極根部缺陷的改善。

然而，若將此方法直接應用至常規制造過程中，即在柵極制造過程中直接在涂覆光致抗蝕劑層之前增加一氧化處理步驟，僅用于改善由于涂覆光致抗蝕劑層之前清洗基底表面所用的清洗液與用以顯示光致抗蝕劑層圖形的顯影液以及返工后清洗基底表面所用的清洗液的酸堿性不同造成的柵極根部缺陷，換言之，應用該方法無法抑制常規制造過程中柵極根部缺陷的產生。

發明內容

本發明提供了一種柵極制造方法，可抑制制造過程中柵極根部缺陷的產生。

本發明提供的一種柵極制造方法，包括：

在半導體基底上沉積張應力膜層；

去除所述張應力膜層；

在所述半導體基底上沉積柵層；

刻蝕所述柵層。

所述沉積張應力膜層的工藝為PECVD工藝；所述張應力膜層材料包括氮化硅、氮氧化硅、碳化硅或碳氧化硅中的一種及其組合；所述張應力膜層材料為氮化硅；所述沉積張應力膜層的反應氣體包括硅烷、氨氣、氮氣和氦氣；所述反應氣體中氮氣與氦氣的體積百分比濃度大于或等于35％；所述硅烷的流量范圍為10～20sccm；所述氨氣的流量范圍為5～10sccm；所述氮氣與氦氣的混合氣體的流量范圍為2000～4000sccm；所述反應室內壓力范圍為1000～1500mTorr。

與現有技術相比，本發明具有以下優點：

1.利用應力記憶工藝，強化半導體基底內的應力類型為壓應力(Compressive?Stress)，繼而在所述已強化應力類型的半導體基底上可形成無根部缺陷的柵極；

2.通過在形成張應力(Tensile?Stress)膜層以強化半導體基底內的應力類型為壓應力之后，去除所述張應力膜層，可在形成無根部缺陷的柵極的同時，不改變器件結構；

3.通過強化半導體基底內的應力類型為壓應力，可增強PMOS器件內導電溝道中的空穴遷移率，改善PMOS器件電性能。

附圖說明

圖1為說明現有技術中柵極根部缺陷效果的示意圖；

圖2為說明本發明實施例的在半導體基底上沉積張應力膜層的示意圖；

圖3為說明本發明實施例的去除張應力膜層的示意圖；

圖4為說明本發明實施例的在半導體基底上沉積柵層的示意圖；

圖5為說明本發明實施例的刻蝕柵層的示意圖。

具體實施方式

盡管下面將參照附圖對本發明進行更詳細的描述，其中表示了本發明的優選實施例，應當理解本領域技術人員可以修改在此描述的本發明而仍然實現本發明的有利效果。因此，下列的描述應當被理解為對于本領域技術人員的廣泛教導，而并不作為對本發明的限制。