[發明專利]半導體器件及半導體器件的柵極制作方法有效

申請號：	200710040239.1	申請日：	2007-04-24
公開（公告）號：	CN101295730A	公開（公告）日：	2008-10-29
發明（設計）人：	魏瑩璐;寧先捷	申請（專利權）人：	中芯國際集成電路制造（上海）有限公司
主分類號：	H01L29/49	分類號：	H01L29/49;H01L29/772;H01L29/78;H01L21/28;H01L21/335;H01L21/336
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地址：	201203***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	半導體器件柵極制作方法
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【說明書】：

技術領域

本發明涉及半導體制造技術領域，特別涉及一種半導體器件及半導體器件的柵極制作方法。

背景技術

隨著超大規模集成電路的迅速發展，芯片的集成度越來越高，元器件的尺寸越來越小，因器件的高密度、小尺寸引發的各種效應對半導體工藝制作結果的影響也日益突出，常需要針對小尺寸器件進行新的工藝改進。以多晶硅柵極的制作為例，當器件尺寸縮小后，采用原有的大尺寸器件的柵極制作的小尺寸器件易出現柵極漏電現象，該柵極制作方法對于小尺寸器件已不再適用，需要對其進行改進優化。

金屬氧化物半導體晶體管(MOS，Metal?Oxide?SemiconductorTransistor)是集成電路中一種重要的基本元器件，其主要由半導體襯底、柵氧化層、多晶硅柵極、柵極側壁層和源/漏摻雜區組成。圖1A和1B為說明現有的MOS器件制作方法的器件剖面圖，其中，圖1A為沉積多晶硅層后的器件剖面圖，如圖1A所示，首先，在襯底101上形成柵氧化層102，然后，沉積一層多晶硅層103。在大尺寸器件多晶硅柵極的制作中，該多晶硅層通常為單層結構，且該多晶硅材料是一種由多種結晶體所共構的呈柱狀結構排列的硅材料。

圖1B為形成MOS器件后的器件剖面圖，如圖1B所示，在沉積多晶硅層后，為有效降低多晶硅柵極的電阻值，提高器件性能，通常需要對多晶硅柵極103進行生長后的離子注入處理，這是影響該器件性能的關鍵工藝之一。接著，刻蝕該多晶硅層形成多晶硅柵極103，再接著，沉積柵極側壁介質層，并刻蝕形成柵極側壁層104，最后，以柵極103和柵極側壁層104為掩膜進行離子注入，形成源/漏區105和106。

為進一步降低多晶硅柵極的電阻值，申請號為200410054376.7的中國專利申請公開了一種改善多晶硅柵極的電阻值的方法，該方法形成了具有較大硅晶粒結構的柵極，以有效減少晶界對電子傳遞的阻礙，進一步降低多晶硅柵極的電阻。對于大尺寸的器件，因其柵極面積及高度均較大，即使其柵極結構采用了該種柱狀結構的單層大晶粒柵極，在后面對柵極進行離子注入時，注入的離子也不易穿過柵極底部的邊界到達襯底，因此，對于大尺寸器件選用這一單層柱狀結構的柵極來降低柵極電阻值是可取的，在降低柵極電阻的同時，不會導致柵極漏電問題的出現。

但是，對于小尺寸器件，因其柵極的制作面積及制作厚度均較小，若仍采用該種柱狀結構的單層多晶硅柵極，在后面對其進行離子注入時(包括對多晶硅層的離子注入、對源/漏極的離子注入等)，注入的離子易穿過該柱狀結構的單層柵極，到達襯底，結果導致器件柵極漏電，無法正常使用。因此，對于小尺寸器件，現有的單層柱狀結構的多晶硅柵極結構已不適用，需對其柵極結構及制作工藝進行改進，以確保器件的柵極漏電現象不會出現。

發明內容

本發明提供一種半導體器件及半導體器件的柵極制作方法，該半導體器件采用了新的柵極制作方法，形成了具有不同晶粒大小的多層多晶硅柵極結構，改善了在小尺寸器件中易出現的柵極漏電問題。

本發明提供的一種半導體器件，包括襯底和位于所述襯底之上的多晶硅柵極，其中，所述多晶硅柵極為至少由兩層以上的多晶硅層組成的多層結構，且相鄰的多晶硅層的晶粒大小不同。

其中，所述多層結構中，晶粒越小的多晶硅層厚度越小。

其中，所述多層結構中，包括非晶硅層。

本發明具有相同或相應技術特征的一種半導體器件的柵極形成方法，包括步驟：

提供襯底；

在所述襯底上沉積第一多晶硅層；

在所述第一多晶硅層上沉積第二多晶硅層，且所述第一多晶硅層與所述第二多晶硅層的晶粒大小不同；

在所述襯底上形成柵極圖形；

刻蝕所述襯底，形成柵極。

其中，所述第一多晶硅層的晶粒大于所述第二多晶硅層的晶粒，且所述第一多晶硅層的厚度大于所述第二多晶硅層的厚度。