[發(fā)明專利]信號清潔電路

無效

• 申請?zhí)枺?/td>: 200710036508.7
• 申請日: 2007-01-12
• 公開（公告）號: CN101222222A
• 公開（公告）日: 2008-07-16
• 發(fā)明（設計）人: 曹先國
• 申請（專利權(quán)）人: 曹先國
• 主分類號: H03K19/003
• 分類號: H03K19/003
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種信號清潔電路，其特征在于，基本結(jié)構(gòu)包括：

延時處理單元1，輸入端連接電路輸入端IN，輸出端連接“與邏輯”實現(xiàn)單元2的輸入端B；“與邏輯”實現(xiàn)單元2，有兩個輸入端和一個輸出端，輸入端A連接電路輸入端，輸入端B連接延時處理單元1的輸出端，其輸出端即為信號清潔電路輸出端OUT。

2.根據(jù)權(quán)利要求1所述的信號清潔電路，其特征在于，所述的延時處理單元，可以用多種方法實現(xiàn)，包括但不限于以下方法中的一種，或者幾種方法的任意組合：

由邏輯門組成的門延時電路，例如偶數(shù)個非門串聯(lián)；

由一個或數(shù)個傳輸門形成的門延時電路；

由電阻和/或電容、電感形成RC、RLC等延時網(wǎng)絡；

由一個或數(shù)個串聯(lián)時序邏輯電路組成的延時可控處理單元，精確控制通路上的時延，如鎖存器、觸發(fā)器、延遲鎖相環(huán)等。

3.根據(jù)權(quán)利要求1所述的信號清潔電路，其特征在于，所述的“與邏輯”實現(xiàn)單元，可以用多種方法實現(xiàn)，包括但不限于以下方法中的一種，或者幾種方法的任意組合：

邏輯門組合，如與門，或者與非門-非門，或者其他根據(jù)德摩根律及其他數(shù)字邏輯定律和“與邏輯”等同的電路實現(xiàn)方式；

線與方式的電路組合。

4.根據(jù)權(quán)利要求1所述的信號清潔電路，其特征在于，所述的延時處理單元和“與邏輯”實現(xiàn)單元，可以采用分立元件于以實現(xiàn)，也可以采用集成電路方式予以實現(xiàn)。

5.根據(jù)權(quán)利要求1所述的信號清潔電路，其特征在于，通過增加延時處理單元，由多個延時處理單元串聯(lián)構(gòu)成的第一改進型信號清潔電路，使得延時增加，提高對毛刺、噪聲和上升/下降沿抖動去除的穩(wěn)定性。

6.根據(jù)權(quán)利要求1所述的信號清潔電路，其特征在于，通過多個該電路基本結(jié)構(gòu)的級聯(lián)構(gòu)成的第二改進型信號清潔電路，增加延時和相與的次數(shù)，進一步提高對毛刺、噪聲和上升/下降沿抖動去除的穩(wěn)定性。

7.根據(jù)權(quán)利要求1、5、6所述的信號清潔電路，其特征在于，通過改進或增加對稱的交叉連接并行結(jié)構(gòu)電路構(gòu)成第三改進型信號清潔電路，能夠使位于輸入信號的上升沿和/或下降沿的抖動得到很好的消除，具體的實現(xiàn)電路可以為以下任意一種方式，或者幾種方式的任意組合，包括串聯(lián)、并聯(lián)、串聯(lián)和并聯(lián)結(jié)合的混合連接等：

a交叉連接的兩與非門，第一與非門NAND1的輸入端為信號輸入端IN1和第二與非門NAND2的輸出端，第二與非門NAND2的輸入端為信號輸入IN1的反向輸入信號和第一與非門NAND1的輸出端；

b交叉連接的兩或非門，第一或非門NOR1的輸入端為信號輸入端IN2和第二與或門NOR2的輸出端，第二或非門NOR2的輸入端為信號輸入IN2的反向輸入信號和第一或非門NOR1的輸出端；

c在交叉連接的兩與非門輸出端增加延時處理單元形成的新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

d在交叉連接的兩或非門輸出端增加延時處理單元形成的新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

e在交叉連接的兩與非門中的第一反相器NOT1和第二與非門NAND2間增加延時處理單元形成新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

f在交叉連接的兩或非門中的第一反相器NOT1和第二或非門NOR2間增加延時處理單元形成新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

g在交叉連接的兩與非門中的第一反相器NOT1之前增加延時處理單元形成新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

h在交叉連接的兩或非門中的第一反相器NOT1之前增加延時處理單元形成新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

i在交叉連接的兩與非門中的第一反相器NOT1和第二與非門NAND2間增加延時處理單元，同時在第二與非門的輸出端增加延時處理單元，形成新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

j在交叉連接的兩或非門中的第一反相器NOT1和第二或非門NOR2間增加延時處理單元，同時在第二與非門的輸出端增加延時處理單元，形成新的連接電路，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

k在交叉連接的兩與非門中的第一反相器NOT1之前增加延時處理單元形成新的連接電路，同時在第二與非門的輸出端增加延時處理單元，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；

l在交叉連接的兩或非門中的第一反相器NOT1之前增加延時處理單元形成新的連接電路，同時在第二與非門的輸出端增加延時處理單元，增加的延時處理單元具體電路組成與基本結(jié)構(gòu)的延時處理單元組成方法一致；