[發明專利]半導體結構及其形成方法

有效

• 申請號: 200710007333.7
• 申請日: 2007-01-24
• 公開（公告）號: CN101231977A
• 公開（公告）日: 2008-07-30
• 發明（設計）人: 傅文勇
• 申請（專利權）人: 南茂科技股份有限公司
• 主分類號: H01L23/485
• 分類號: H01L23/485;H01L21/60
• 代理公司: 上海專利商標事務所有限公司
• 代理人: 任永武

技術領域

本發明有關一種導電結構；特別是有關一種用于一半導體集成電路的導電結構及其形成方法。

背景技術

凸塊電鍍于微電子(microelectronics)及微系統(micro?system)等領域已發展出許多技術，諸如平板顯示器(flat?panel?displays，FPD)與驅動芯片(driverICs)的連接、砷化鎵芯片上的傳導線與氣橋(air?bridges)技術、以及LIGA技術中X-ray掩模的制作等，均于不同階段使用到該凸塊電鍍技術。

以電路板與IC芯片的連接為例，IC芯片可利用各種方式與電路板連接，而其封裝方式主要便是利用凸塊(特別是金凸塊)電鍍技術，將IC芯片中的襯墊與電路板電性連接。此技術不僅可大幅縮小IC芯片的體積，還使其可直接嵌入電路板上，具有節省空間、低感應及散熱能力佳等特性，加上電鍍工藝的低成本優勢，致使凸塊電鍍技術得以蓬勃發展。

典型的凸塊電鍍工藝，例如金凸塊電鍍工藝，需要在襯墊(pad)上先行形成一底層金屬(under?bump?metal)，底層金屬除作為接合凸塊與襯墊的黏著層外，還于電鍍形成凸塊后，作為導電媒介之用，使凸塊可以順利形成于底層金屬上方，并通過底層金屬與襯墊電性連結。因此在電鍍開始之前，需先在芯片表面，除了襯墊以外的其他地方，形成至少一導電層，在凸塊電鍍完成后，再利用蝕刻方式，將該導電層去除。

然而實際上，由于芯片表面可能會具有部分粗糙表面，因此當導電層形成于粗糙表面時，容易因此產生斷點而無法導電，或者因各處厚薄不一，而導致導電層的電阻增加。為解決上述問題，現有技術形成平均厚度較厚的底層金屬或其他導電層，以克服導電層形成時可能產生斷點的缺失。但厚度增加的底層金屬或其他導電層，其等效電阻會增加，且由于底層金屬主要功能是作為凸塊與襯墊的黏著層，其阻抗本身即較高，因此底層金屬如果具有較大的厚度，將使得凸塊與襯墊之間的阻抗更嚴重增加，不利于芯片與電路板的電性連結。上述情況皆會影響電鍍效果，使凸塊電鍍的良率降低，而需要進行后加工重整或者廢棄該芯片。

有鑒于上述缺失，本發明提供如下的技術突破，以解決上述問題。

發明內容

本發明的一目的在于提供一種半導體結構，該半導體結構包含一基材以及布局于該基材上的一集成電路，通過該半導體結構上方形成一阻隔層，以構成一平坦的表面，使得一底層金屬可以形成于該阻隔層之上，避免該由底層金屬所形成的導電層產生造成阻抗增加或不均勻的斷點。

為達上述目的，本發明揭示一種半導體結構，包含一鈍化層、一阻隔層及一底層金屬。該鈍化層覆蓋于設有該集成電路的該基材上，形成非平坦的一第一上表面。該阻隔層形成于該鈍化層之上，形成平坦的一第二表面。而后該底層金屬(under-bump?metal)，再形成于該阻隔層的該第二表面上。

本發明還揭示一種形成上述半導體結構的方法，包含下列步驟：于已布局一集成電路的基材上，形成具有一非平坦第一表面的一鈍化層(passivationlayer)；形成具有一平坦第二表面的阻隔層，以使該鈍化層平坦化；以及形成一底層金屬，于該阻隔層的第二表面上，以構成一電鍍程序的一導電界面。

為讓本發明的上述目的、技術特征、和優點能更明顯易懂，下文是以較佳實施例配合附圖進行詳細說明。

附圖說明

圖1(a)至圖1(d)是為本發明較佳實施例的工藝示意圖，其也是揭示本發明較佳實施例結構的結構示意圖。

具體實施方式

圖1(a)至圖1(d)是顯示本發明的較佳實施例，以呈現一種具有導電結構的半導體結構10的制造流程。

如圖1(a)所示，該半導體結構10，包含一基材11以及一設于該基材11上方的鈍化層12，因基材11上有集成電路布局，導致鈍化層12的表面并不平整；如該圖所示，鈍化層12具有一非平坦的第一上表面101。若直接于該第一上表面101上形成可導電的底層金屬，則該底層金屬將可能在第一上表面101轉折處形成斷點，導致阻抗不均，使導電性不良。由于具有集成電路布局的基材11于制造完成時，也已一并形成鈍化層12，同時鈍化層12是廣泛地等向性形成于基材11之上，無法針對各區域的不同需求，對應形成各種不同的鈍化層，因此該第一上表面101的不平坦情況，無法通過調整鈍化層12的形成來加以克服。