[發明專利]半導體裝置制造方法

無效

• 申請號: 200710007250.8
• 申請日: 2007-01-25
• 公開（公告）號: CN101097870A
• 公開（公告）日: 2008-01-02
• 發明（設計）人: 咸哲英;郭魯烈
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/322;H01L21/324
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及半導體裝置，更具體地涉及半導體裝置制造方法，其中該方法可以通過熱處理工藝改善在高壓晶體管的雙摻雜漏(DDD)結中產生的點缺陷。

背景技術

隨著半導體裝置的集成水平提高，溝道長度減小。因此已經提出了例如輕摻雜漏(LDD)或DDD的半導體制作技術。根據源極和漏極的濃度控制以防止半導體裝置內的“熱載流子”，由此分類LDD和DDD。

對于閃存裝置的情形，形成用于高壓晶體管的DDD結。這種情況下，以相對低的劑量執行離子注入。這種離子注入會導致硅(Si)點缺陷。點缺陷導致摻雜劑耗盡相對于外圍因素的變化增大，并且還導致在用于離子激活的高溫熱處理時的瞬時增強擴散(TED)。具體而言，對于源極和漏極結的情形，點缺陷削弱了TED，使得產生漏電流。

發明內容

本發明提出一種半導體裝置制造方法，其中該方法可以消除形成用于高壓晶體管的DDD結時由于離子注入形成的硅點缺陷，由此改善該裝置的電學特性。

在本發明一個實施方案中，半導體裝置制造方法包括：在半導體襯底上形成用于高壓晶體管的柵極；采用DDD掩模通過離子注入工藝在該半導體襯底內形成DDD結；以及通過缺陷恢復退火(DRA)工藝清除該離子注入工藝期間在DDD結內形成的點缺陷。

附圖說明

圖1至3為示出了根據本發明實施方案的半導體裝置制造方法的剖面視圖。

具體實施方式

現在參考附圖描述根據本發明的實施方案。

圖1至3為示出了根據本發明實施方案的半導體裝置制造方法的剖面視圖。該圖示出了閃存裝置的高壓晶體管部分。

參考圖1，為了在P型半導體襯底101內形成三重隔離阱結，在半導體襯底101上執行三重N(TN)阱離子注入和P阱離子注入。

執行使用質量相對大的BF₂為摻雜劑的離子注入，從而在表面溝道內形成溝道結。在離子注入時，能量可設置為約5KeV至約50KeV，劑量范圍為約1E11離子/cm²至約1E14離子/cm²。此外，為了使離子碰撞最大化，以約3度至約45度的傾斜角度執行離子注入。

在其中將形成高壓NMOS晶體管的半導體襯底101上執行閾值電壓(Vt)控制離子注入。該閾值電壓(Vt)控制離子注入工藝采用質量小的B11(或BF₂)作為摻雜劑，并因此可以最小化離子注入缺陷的產生。通過使用約5KeV至約50KeV的能量和約1E11離子/cm²至約1E14離子/cm²的劑量，可以在約1度至約50度的傾斜角度執行該閾值電壓控制離子注入工藝以防止摻雜劑的隧穿(channeling)。

采用自對準STI(SASTI)方法通過蝕刻工藝形成淺溝槽隔離(STI)，由此劃分有源區和STI區。

在半導體襯底101上依次形成絕緣層102、第一多晶硅層103、介電層104、第二多晶硅層105、導電層106和硬掩模層107。通過柵極蝕刻工藝形成用于單元和晶體管的柵極。圖1所示柵極為用于高壓晶體管的柵極200。

參考圖2A，形成DDD掩模108。執行DDD離子注入以形成DDD結109。在離子注入時，能量可設置為約5KeV至約100KeV范圍，劑量范圍為約1E11離子/cm²至約1E14離子/cm²。在本發明一些實施方案中，為了防止由于DDD掩模108的陰影現象(shadow?phenomenon)而形成各向異性的結，垂直地實施離子注入。這種情況下，由于離子注入可在DDD結109內形成點缺陷(PD)。圖2B示出了形成了DDD結109的一部分的詳細剖面圖。

參考圖2B，堆疊型柵極結構200形成于半導體襯底101上。DDD結109形成于柵極200兩側的半導體襯底101內。N-區內的N+區成為源和漏區。

參考圖3，可以在所得結構的整個表面上執行DRA工藝以除去PD(參考圖2A)。可以在約800℃至約820℃的溫度范圍下執行DRA工藝約0分鐘至約300分鐘，同時以約20℃/秒至約250℃/秒的速度快速地增大上升溫度。這種情況下，“0分鐘”是指施加了一尖峰(spike)。可以在氮氣(N₂)氣氛下執行DRA工藝，從而防止硅半導體襯底的氧化。