[發明專利]用于連結多個芯片的微芯片連接器及其制作方法無效

申請號：	200710006718.1	申請日：	2007-02-02
公開（公告）號：	CN101236952A	公開（公告）日：	2008-08-06
發明（設計）人：	黃冠瑞;王章平;李修明;黃世民;郭惠真;陳嘉俊	申請（專利權）人：	探微科技股份有限公司
主分類號：	H01L23/52	分類號：	H01L23/52;H01L23/538;H01L21/60
代理公司：	北京市柳沈律師事務所	代理人：	陶鳳波
地址：	中國臺***	國省代碼：	中國臺灣;71
權利要求書：	查看更多	說明書：	查看更多
摘要：
搜索關鍵詞：	用于連結芯片連接器及其制作方法
鉆瓜網技術展會專利詞庫專利權人專利榜在售專利公布日期熱門專利

【說明書】：

技術領域

本發明涉及一種微芯片連結器，特別涉及一種可連結多個芯片，以縮小芯片封裝面積的微芯片連結器。

背景技術

近年來，幾乎所有的電子產品除了追求輕、薄、短、小之外，高功能、高速度、大容量、多功能與低耗電量等的要求，也是帶動芯片封裝技術發展的原動力。

請參考圖1，圖1為常規封裝結構10的示意圖。如圖1所示，封裝結構10包含封裝基板12以及分別設于封裝基板10的一表面的兩個芯片14、16。芯片14、16上分別設有多個連接墊14A、14B及16A、16B，芯片14、16的連接墊14B及16B通過多條導線18分別與設于封裝基板10表面的多個連接墊20電連接，而芯片14、16間則是透過多條導線22彼此電連接。一般來說，常規封裝結構10通常由封裝材料(圖未示)，包覆在芯片14、16、芯片14、16上的連接墊14A、14B、16A、16B、連接芯片14、16的導線18、以及封裝基板12表面的連接墊20，此外，封裝結構10將透過多個導電凸塊(bump，圖未示)或是不同規格的外接腳(lead)，使封裝結構10負載于印刷電路板(圖未示)，由此與其他有源無源的電子元件組成一完整的電子系統，以有效運作于各式的電子產品之中。

然而，在電子商品走向微型化的趨勢下，常規的封裝結構10勢必要縮短芯片14、16的間距，以達成縮減封裝結構面積的目的，芯片14、16間的間距縮小，將導致打線時的困難度、復雜性增加，或是造成芯片14、16間電磁干擾(EMI)等問題，為業界所不樂見的事。

發明內容

有鑒于此，本發明的主要目的在于提供一種連接多個芯片的微芯片連接器，由此克服上述打線困難的問題。

為達上述目的，本發明提供一種連接多個芯片的微芯片連接器，其包含有連結基板、至少一第一芯片、至少一第二芯片以及至少一連通導線設于該連結基板中。該連結基板包含第一表面以及第二表面，且該第一芯片與該第二芯片以倒裝片的方式分別設于該第一表面和該第二表面電連接，并由設于連結基板中的該連通導線電連接該第一表面與該第二表面。

同時，本發明另披露一種微芯片連接器的制作方法。首先，提供連結基板，其包含第一表面以及第二表面，且該第一表面上設有至少一第一介電層、至少一第一金屬內連線以及至少第一連接墊，接著提供粘著層將第一表面貼附于晶片載具，然后由該連結基板的該第二表面形成至少一連通孔(throughhole)于該連結基板中，且該連通孔連通該第一表面與該第二表面，之后形成導電層填補該連通孔，以形成連通導線，再者形成至少一第二介電層、至少一第二金屬內連線以及至少一第二連接墊于該連結基板的該第二表面，且該第二金屬內連線及該第二連接墊經由該連通導線與設于該第一表面的該第一金屬內連線及該第一連接墊電連接，最后分離該第一表面與該晶片載具。

因此，利用本發明所提供的微芯片連接器，將可連接兩個或兩個以上的芯片，或是其他相關需要信號通連的元件，由此縮小相整合元件以及系統、準系統的封裝面積和成品體積，同時組合多種封裝方式，以降低封裝打線時的困難性及提升封裝成品率。

附圖說明

圖1為一常規封裝結構的示意圖。

圖2至圖10為制作本發明的微芯片連接器的優選實施例的流程示意圖。

圖11為利用本發明的微芯片連接器連結多個芯片的優選實施例的結構示意圖。

圖12其繪示以本發明的微芯片連接器多個芯片的另一優選實施例的結構示意圖。

圖13為利用本發明的微芯片連接器連結多個芯片的又一優選實施例的示意圖。

附圖標記說明

10????封裝結構????12????封裝基板

14、16??芯片??????????????14A、14B、16A、16B連接墊

18、22??導線??????????????20????????????????連接墊

30??????連結基板??????????32????????????????第一表面