[發明專利]轉印自組裝的虛擬圖案至基板的方法

無效

• 申請號: 200710005226.0
• 申請日: 2007-02-12
• 公開（公告）號: CN101187776A
• 公開（公告）日: 2008-05-28
• 發明（設計）人: 文載寅
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G03F1/00
• 分類號: G03F1/00;G03F7/20;G03F7/00;G06F17/50
• 代理公司: 北京市柳沈律師事務所
• 代理人: 陶鳳波

技術領域

本發明涉及轉印圖案至基板，例如半導體基板。

背景技術

對于有高度整合的半導體裝置或者集成電路裝置來說，廣大研究已被發展策劃以改善裝置特性并保證增加的工藝余量。例如，已經發展了諸如與非(NAND)型閃存裝置或動態隨機存取存儲器(DRAM)裝置的半導體裝置，以增加存儲器容量并降低構成這種裝置的圖案的臨界尺寸(criticaldimension，CD)。因此，形成構成晶片上裝置的圖案所需的微光刻工藝，蝕刻工藝以及化學機器拋光(CMP)存在著各式各樣的限制或問題。

例如，由于圖案尺寸減小，在使用微光刻的曝光工藝中可能出現圖案缺陷。這種圖案缺陷的示例為：圖案橋，一種圖案非期望連接的現象；或者圖案變窄，一種圖案臨界尺寸被非期望縮小或者圖案被非期望斷開的現象。為了克服與該工藝有關的限制，已經提出了各式各樣的方法。例如，針對改變或修改設計圖案布圖的方法，以及針對把虛擬圖案插入設計布圖中作為輔助圖案的方法。

這種虛擬圖案的形狀和功能取決于半導體裝置的制造所需要的層的特性，其中虛擬圖案施加到該層。同樣地，用于產生此虛擬圖案并插入該產生的虛擬圖案的方法取決于設計的電路布圖。當將在晶片上形成的電路圖案是晶體管的柵極圖案時，該虛擬圖案可起著柵極輔助圖案的功能以輔助該柵極圖案的曝光與蝕刻。該虛擬圖案可作為CMP輔助虛擬圖案，從而最小化由于晶片拓撲的差異引起的晶片不同部分之間的拋光率差異。此外，虛擬圖案可被采用以克服于單元區與周圍區之間的圖案線寬差異，由此改善在曝光與蝕刻工藝期間的工藝余量。

當將在晶片上形成的電路圖案為晶體管的柵極圖案時，線形虛擬圖案可被插入作為輔助圖案，從而改善該柵極附近的工藝余量。同樣地，就存儲器裝置來說，塊形虛擬圖案可被插入到周圍區中柵極附近的一個大的空區中。然而，在虛擬圖案插入過程期間，該虛擬圖案和電路圖案之間(例如，在位線或金屬互連層附近)短路的可能性增加。因此，以自動方式執行該虛擬圖案的插入是困難的。由于該原因，在傳統的情況里，該虛擬圖案插入可以用手動方式來完成。

為了產生虛擬圖案，可以考慮規則虛擬產生方案。在此產生方案過程中，該虛擬圖案可依規則數據(包含特定圖案的尺寸與間隔)來產生該虛擬圖案的形狀和虛擬圖案的尺寸?；诠ぷ髡邲Q斷力的手動操作方案也可被考慮。然而，在規則虛擬產生方案中，關于曝光工藝參數的考量是困難的。因此，在圖案之間出現橋或者圖案突然失敗的可能性較高。此外，在外圍區的工藝和設計中，可能存在與虛擬圖案的產生與插入有關的無法預測的因素，除非曝光條件被考慮進來。這是由于2維圖案主要被配置在外圍區內的緣故。

另一方面，在手動操作方案中，虛擬圖案的插入可能花費相對長的時間。例如，對于配置于多級單元(MLC)類型閃存裝置的外圍區內的頁面緩沖器電路的情形，該頁面緩沖區具有約700μm的大的寬度。此大區域將花費相當多的時間來產生并插入虛擬圖案至整個區域。此外，當手動操作在該大的區域中產生虛擬圖案時，人為錯誤的可能性會增加。因此，難以得到沒有缺陷的電路圖案。

因此，需要發展一種新的虛擬圖案插入方法，該方法能夠考慮曝光工藝條件，并因此可保證穩定的曝光工藝條件，以及防止虛擬圖案與電路圖案之間的短路。

發明內容

本發明的一方面提供了用于制造半導體裝置的方法，該方法包含：設計初始電路布圖；得到該電路布圖的逆布圖；縮小該逆布圖的尺寸，由此得到縮小的布圖；得到虛擬圖案布圖，該虛擬圖案布圖具有與該被縮小布圖的外形相同的外形，并具有給定線寬使得該虛擬圖案布圖可自組裝至電路布圖；組合該虛擬圖案布圖與該電路布圖；以及轉印該組合的布圖到半導體基板。

該方法可進一步包含：將該逆布圖縮小一縮小寬度，該縮小寬度大于該縮小布圖的縮小寬度，由此得到第二縮小布圖；得到第二虛擬圖案布圖，該虛擬圖案布圖具有與該第二縮小布圖的外形相同的外形，并具有給定線寬使得該第二虛擬圖案布圖比該第一虛擬圖案與該電路布圖分隔得更遠；以及組合該第二虛擬圖案布圖與該電路布圖。

該方法可進一步包含轉印該組合的布圖至光掩模基板，由此形成光掩模，并使用該光掩模執行曝光工藝，由此轉印該組合的布圖至半導體基板。

該光掩?？砂谀；蛳嘁蒲谀?，將該組合布圖轉印到該掩模。