[發明專利]半導體封裝結構及其制造方法

有效

• 申請號: 200710001111.4
• 申請日: 2007-01-16
• 公開（公告）號: CN101060088A
• 公開（公告）日: 2007-10-24
• 發明（設計）人: 盧思維;趙智杰;郭祖寬;鄒覺倫;張國欽
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L21/50
• 分類號: H01L21/50;H01L21/60;H01L23/488;H01L23/498
• 代理公司: 北京林達劉知識產權代理事務所
• 代理人: 劉新宇

技術領域

本發明是有關于一種集成電路的封裝，且特別有關于一種可在集成電路封裝結構中降低應力的材料及方法。

背景技術

目前集成電路的制造一般包含多個制程步驟，首先，于晶圓上形成集成電路，晶圓包含多個重復的半導體晶片(chip)，而每個晶片皆包含集成電路。接著，半導體晶片自晶圓上切割下來，并進行晶片封裝制程。晶片封裝具有兩個目的：保護脆弱的半導體晶片以及連接內部的集成電路至外部的管腳(pin)。

于已知的封裝制程中，半導體晶片通過覆晶(flip-chip)接合或焊線(wire)接合以固定在有機基板上，以覆晶技術而言，即在晶片及封裝基板之間的間隙中填入底部填充膠(underfill)，以避免熱應力造成在焊接凸塊(solder?bump)或焊接球(solder?ball)中形成裂縫。

然而，已知的封裝制程有缺點存在，例如，半導體硅晶片與封裝基板之間的熱膨脹系數(CTE)失配(mismatch)將會產生應力(stress)，而應力則產生多個重要的可靠度問題。首先，應力對于晶片中的低介電常數與極低介電常數材料的可靠度將造成沖擊，再者，應力亦對于使用如無鉛焊接凸塊的無鉛封裝系統的可靠度造成沖擊。由于無鉛焊接凸塊的污染性較低，因此已成為目前封裝業界的常用材料，然而，無鉛焊接凸塊卻太脆且容易產生裂縫，目前使用的底部填充膠不能對無鉛焊接凸塊提供足夠的保護。

隨著封裝尺寸的增加更使應力的問題越嚴重。多個晶片(multi?chips)組裝在同一基板的組裝方式可在元件之間連線路徑變短的情況下改善電子性能，然而，較大的封裝尺寸亦產生較大的應力，進而在封裝制程及可靠度測試中造成封裝的問題。

目前封裝業界常用如有機基板的先進基底材料，其具有低成本的優點，然而，由于路徑選擇的限制(routing?limitation)，使有機基板的性能降低，而使增加封裝尺寸以改善電子性能的目的無法達成。

因此，目前亟需一種系統整合型封裝(system?in?chippackages，SIP)的結構及制造方法，可在集成度上升的趨勢下具有優勢，并能同時克服已知技術的缺點。

發明內容

有鑒于此，本發明提供一種半導體封裝的制造方法包括：提供一封裝基板，該封裝基板包括一基底材料；形成一內連線結構于該封裝基板中，其中該內連線結構包括多個深插塞于該內連線結構的底部；連接至少一晶片至該封裝基板的一第一表面；自相對于該第一表面的一第二表面薄化該封裝基板，其中至少一部分的該基底材料被移除；以及于薄化該封裝基板之后，連接多個球柵陣列球至暴露于該封裝基板的該第二表面上的所述深插塞。

本發明所述的半導體封裝的制造方法，其中于薄化該封裝基板之前，該封裝基板是一晶圓的形式。

本發明所述的半導體封裝的制造方法，其中該基底材料包括硅。

本發明所述的半導體封裝的制造方法，其中形成該內連線結構的步驟包括：形成一介電層于該基底材料上；形成所述深插塞于該介電層內，其中所述深插塞自該介電層的上表面延伸至該介電層的下表面；形成多個額外的介電層于該介電層上；形成多個金屬化層及多個插塞于所述額外的介電層內，其中所述金屬化層與所述插塞內連線且連接至所述深插塞；以及形成多個連接墊電性連接所述金屬化層，其中所述連接墊與該晶片電性連接。

本發明所述的半導體封裝的制造方法，其中連接該晶片至該封裝基板的該第一表面的步驟包括覆晶接合。

本發明所述的半導體封裝的制造方法，其中連接該晶片至該封裝基板的該第一表面的步驟包括焊線接合。

本發明所述的半導體封裝的制造方法，更包括沿著多個切割道于該封裝基板的該第一表面切出多個溝槽，其中所述溝槽的深度小于該封裝基板的厚度，且所述溝槽的深度大于該內連線結構的厚度。

本發明所述的半導體封裝的制造方法，更包括連接一加強環及一散熱片至該晶片。