[發明專利]提供IC設計的方法以及IC設計工具

無效

• 申請號: 200680044842.0
• 申請日: 2006-11-28
• 公開（公告）號: CN101317180A
• 公開（公告）日: 2008-12-03
• 發明（設計）人: 讓－弗朗索瓦·勒佩爾
• 申請（專利權）人: NXP股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京天昊聯合知識產權代理有限公司
• 代理人: 陳源;張天舒

技術領域

本發明涉及一種用于提供具有核功能、圍繞核功能的IO(輸入/輸出)環、和邊界掃描結構的集成電路的設計的方法，該邊界掃描結構用于在集成電路的預定模式下提供對核功能的訪問。

本發明還涉及一種用于提供具有核功能、圍繞核功能的IO(輸入/輸出)環、和邊界掃描結構的集成電路的設計的設計工具，該邊界掃描結構用于在集成電路的預定模式下提供對核功能的訪問。

背景技術

如今，許多數字集成電路(IC)包括某些形式的邊界掃描功能(邊界掃描功能在IEEE?1149.1或JTAG標準中有所定義)以便在IC的預定模式下提供對IC的一部分的訪問。邊界掃描功能在IC測試模式中要么用于測試IC的IO連接要么用于將測試位模式(即測試向量)移入或移出IC內部組件以便對諸如核模塊之類的IC內部組件進行測試。因此，邊界掃描功能通常被物理放置在IC內部組件及其IO環之間。美國專利US6774672中可以發現這種用法的示例，其中公開了一種現場可編程門陣列(FPGA)，該現場可編程門陣列包括圍繞著FPGA邏輯單元片(tile)的邊界掃描鏈以便提供對這些邏輯單元片的高級測試訪問。

可替換地，邊界掃描功能可在IC的編程模式中用于在TAP控制器的控制下將編程數據經由邊界掃描測試訪問端口(TAP)移至IC的內部組件。

諸如Synopsys公司的BSD?Compiler^TM和Mentor?Graphics公司的BSD?Architect^TM之類的現有IC設計工具可例行地將邊界掃描功能添加至IC設計。圖1中給出了由此類工具實現的邊界掃描插入方法的一個典型示例。在步驟110中，工具讀取諸如寄存器傳輸級(RTL)網表之類的網表。此類網表通常由使用工具的用戶提供。在接下來步驟120中，用戶定義邊界掃描規范，之后，工具在步驟130中生成包含邊界掃描設計的IC設計。在步驟140中，用戶設置用于IC設計的設計約束，例如時序約束、面積約束等，隨后工具在步驟150中綜合出IC設計的門級網表。該門級網表可在步驟160中寫成文件。

隨后，在步驟170中，工具檢查門級IC設計，或者更確切地說IC設計的邊界掃描設計部分是否符合IEEE?1149.1標準規范。如果設計不符合規范，那么用戶返回步驟120或者步驟140以便矯正設計中的錯誤。如果發現門級設計符合IEEE?1149.1，則在步驟180中，產生測試向量(如果不存在測試向量)并將其插入設計中，隨后在步驟190中，利用測試向量對設計的性能進行仿真。

圖2給出了該方法對IC設計的影響的示意概括圖。在步驟110中提供給設計工具的網表通常是RTL網表200，其包括對核202和IO環(IO環包括IO元件204，例如IO焊盤以及電壓電平轉換器)的描述。步驟110、120和130的執行產生了網表210，該網表中未對核202進行修改并且在修改過的IO環214中插入了諸如邊界掃描鏈206和邊界掃描TAP?208之類的邊界掃描元件。因此，得到的網表210包括多個邊界掃描元件，這些元件被集成至IC核的外部的IC設計中。

現有工具的缺點是它們并不利于對網表210的部分進行輕易的重新使用。例如，這種重新使用對于必須制造多種版本的IC的情況是很有利的，例如不同用戶存在不同的電壓接口要求的情況，在這種情況下可能必須使用不同的IO環。利用現有工具，必須重新執行圖1的整個流程以便產生不同版本的IC，這將是個費時的工作。

發明內容

本發明旨在提供一種根據開始部分所述的方法，其能夠更方便地進行IC重新設計。

本發明旨在提供一種根據開始部分所述的IC設計工具，其能夠更方便地進行IC重新設計。

根據本發明的第一方面，提供了一種提供集成電路設計的方法，該集成電路具有核功能、圍繞該核功能的IO(輸入/輸出)環、和邊界掃描結構，該邊界掃描結構用于在集成電路的預定模式期間提供對核功能或IO環的訪問，所述方法包括：提供核功能和IO環的第一網表；規定針對所述第一網表的內容的邊界掃描設計；由第一網表和邊界掃描設計規范綜合出第二網表；將邊界掃描設計元件從第二網表中分離出來；提供沒有所述IO環的核功能的第三網表；將第三網表和分離出來的邊界掃描元件組合成第四網表；以及通過將對IO環的描述加入第四網表來生成第五網表。