[發(fā)明專利]用于半導(dǎo)體器件的自對(duì)準(zhǔn)肖特基結(jié)的制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200680044061.1
• 申請(qǐng)日: 2006-11-27
• 公開（公告）號(hào): CN101317253A
• 公開（公告）日: 2008-12-03
• 發(fā)明（設(shè)計(jì)）人: 馬庫(kù)斯·穆勒
• 申請(qǐng)（專利權(quán)）人: NXP股份有限公司
• 主分類號(hào): H01L21/336
• 分類號(hào): H01L21/336;H01L29/78;H01L21/8238
• 代理公司: 北京天昊聯(lián)合知識(shí)產(chǎn)權(quán)代理有限公司
• 代理人: 陳源;張?zhí)焓?/td>

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體器件的自對(duì)準(zhǔn)肖特基(Schottky)結(jié)的制造方法。

背景技術(shù)

超大規(guī)模集成電路(VLSI)的發(fā)展隨著大晶圓面積和小線寬而演變。這種發(fā)展趨勢(shì)提高了集成電路的功能，并且降低了制造成本。隨著諸如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)晶體管之類的半導(dǎo)體器件的尺寸的減小，溝道長(zhǎng)度相應(yīng)地減小以加快晶體管的操作速度。隨著CMOS晶體管的尺寸減小到0.1μm及以下，為了持續(xù)改進(jìn)集成電路的密度及性能，出現(xiàn)了大量的技術(shù)問題。其中一個(gè)問題就是結(jié)的縮放。需要減小結(jié)深xj以便控制短溝道效應(yīng)及漏感應(yīng)勢(shì)壘降低效應(yīng)，這些都有礙于良好的晶體管開關(guān)性能。

通常，結(jié)是通過注入摻雜及隨后的退火形成的。但是，激活原子的總數(shù)被溶解度曲線所限，所以結(jié)深的降低會(huì)自動(dòng)地增大晶體管的接入電阻Rj。此外，由于注入期間的散射和激活期間的擴(kuò)散問題，從而很難通過上述工藝實(shí)現(xiàn)明確定義的突變結(jié)。克服該Rs/xj取舍的一種方法就是制造金屬肖特基結(jié)，它具有非常低的電阻率。通常，由于其選擇性，所以這樣的結(jié)是通過硅化工藝實(shí)現(xiàn)的。

參見圖9a，在現(xiàn)有的金屬氧化物半導(dǎo)體器件制造工藝中，在襯底100上的柵極氧化物層120上形成柵極140。接下來，關(guān)于襯底100執(zhí)行離子注入步驟以形成輕度摻雜的漏極(LLD)區(qū)域110，如圖9b示意所示。在柵極140的側(cè)壁上形成了隔離物160，如圖9c所示，并且執(zhí)行源極/漏極注入工藝，以在襯底100上形成源極/漏極區(qū)域130，如圖9d所示。最后，對(duì)硅晶圓進(jìn)行熱處理工藝(諸如退火)以修復(fù)晶體結(jié)構(gòu)并使摻雜物進(jìn)入之后，通過硅化步驟在器件的源極、漏極和柵極上形成硅化物接觸層170(或結(jié))，從而產(chǎn)生圖9e示意性地示出的那種結(jié)構(gòu)。

為了利用金屬肖特基結(jié)的全電勢(shì)，對(duì)結(jié)的形狀及其相對(duì)于柵控溝道位置的控制是極其重要的。但是，如果傳統(tǒng)硅化工藝被用于形成結(jié)，那么在金屬與硅反應(yīng)期間會(huì)發(fā)生不希望的進(jìn)入襯底或進(jìn)入柵極下面的擴(kuò)散現(xiàn)象，于是可能會(huì)對(duì)形成的結(jié)的形狀和位置產(chǎn)生不利影響。另一方面，已經(jīng)考慮了將金屬沉積工藝用來形成結(jié)，這可以解決上述問題并且可以擴(kuò)大對(duì)可能被采用的肖特基材料的選擇。但是，與硅化不同的是，金屬沉積對(duì)硅沒有選擇性，并因此需要提供一種在不使金屬沉積在晶體管的其它部分(諸如隔離物或STI區(qū)域，這樣會(huì)不可避免地造成短路)上的情況下，使用金屬沉積來形成這種結(jié)的方法。優(yōu)選的是提供一種利用金屬沉積工藝來制造與半導(dǎo)體器件相關(guān)的自對(duì)準(zhǔn)肖特基結(jié)的方法，這種沉積工藝與現(xiàn)有技術(shù)所提出的硅化技術(shù)不同，其中至少解決了上述問題中的一些問題。

發(fā)明內(nèi)容

在本發(fā)明的一個(gè)方面中，提供了一種制造關(guān)于半導(dǎo)體器件有源區(qū)的自對(duì)準(zhǔn)金屬半導(dǎo)體結(jié)的方法，包括以下步驟：

在半導(dǎo)體襯底上提供柵極；

在所述有源區(qū)上選擇性地沉積一層犧牲材料，所述材料定義了結(jié)區(qū)；

在所述柵極和所述犧牲材料上提供一層電介質(zhì)材料；

在所述結(jié)區(qū)選擇性地蝕刻所述電介質(zhì)材料，以形成接觸孔；

隨后從所述凹槽去除所述犧牲材料，以產(chǎn)生腔；并且

經(jīng)由所述接觸孔，用金屬材料填充所述腔。

因此，根據(jù)本發(fā)明，通過形成“假”結(jié)實(shí)現(xiàn)了上述目的，該“假”結(jié)隨后被去除以產(chǎn)生腔或者空洞，該腔或者空洞隨后被金屬填充以形成結(jié)。

在本發(fā)明的優(yōu)選實(shí)施例中，該方法還包括以下步驟：從與所述有源區(qū)相對(duì)應(yīng)的所述半導(dǎo)體襯底上去除材料的一部分，從而在其中形成了凹槽，所述凹槽定義了結(jié)區(qū)。在這種方式中，凹槽的蝕刻尤其有利，結(jié)被放置在柵極下的導(dǎo)電溝道的高度上。此外，當(dāng)柵極與隔離物側(cè)面相接時(shí)，本實(shí)施例能夠在隔離物下進(jìn)行蝕刻(例如在完成濕法蝕刻后)，從而可以在隔離物下面靠近溝道的位置放置犧牲材料以及隨后的結(jié)。

在示例性實(shí)施例中，通過濕法和/或干法蝕刻，從所述半導(dǎo)體襯底的表面去除材料的所述部分。優(yōu)選地，所述半導(dǎo)體襯底包括硅，并且在所述半導(dǎo)體襯底上的選擇性生長(zhǎng)的所述半導(dǎo)體材料層是鍺硅(SiGe)，其是有利地通過SiGe外延生長(zhǎng)的。在一個(gè)示例性實(shí)施例中，柵極包括多晶硅，SiGe層還生長(zhǎng)在所述柵極的頂部。可通過選擇性化學(xué)蝕刻(例如在所謂的“假”結(jié)是由SiGe形成的情況下采用選擇性化學(xué)SiGe蝕刻)從凹槽中去除半導(dǎo)體材料。在優(yōu)選實(shí)施例中，凹槽中的半導(dǎo)體材料層延伸至高于在凹槽形成之前的所述半導(dǎo)體襯底的原始表面。這有助于肖特基金屬沉積步驟，并且還具有降低最終的結(jié)的電阻率的效果。