[發明專利]不使用PLL產生串行時鐘的方法和裝置

有效

• 申請號: 200680033998.9
• 申請日: 2006-08-24
• 公開（公告）號: CN101263697A
• 公開（公告）日: 2008-09-10
• 發明（設計）人: D·P·莫里爾
• 申請（專利權）人: 快捷半導體有限公司
• 主分類號: H04L25/40
• 分類號: H04L25/40;H03M9/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 秦晨

發明領域

本發明涉及數據傳輸，尤其涉及逐位地串行化和發送具有嵌入式數據字邊界的數據字和位時鐘。

背景技術

圖1以框圖形式說明一種已知串行器(serializer)。并行數據字10使用字時鐘14加載到緩沖寄存器12中。字時鐘14也供給到相位鎖定環路(PLL)或延遲鎖定環路(DLL)16，在下文PLL將用來指PLL和DLL。PLL產生加載移位寄存器20并且隨后將移位寄存器20中的數據通過電纜或傳輸線驅動器22逐位串行移出的位時鐘18。逐位移出數據的位時鐘18由PLL保持與字內位的位置同步。連同來自驅動器22的串行位一起，字時鐘24經由驅動器26輸出。接收器將能夠通過經由字時鐘參考位流識別串行數據流的開始和結尾。

圖2顯示將位解串以形成字的接收器電路。串行數據30輸入到移位寄存器32。字時鐘34輸入到PLL?36，其產生由PLL同步到字中位的位置的位時鐘38。使用該同步，位時鐘38適當地將位流加載到移位寄存器32中。當字已經由移位寄存器32接收時(如從字時鐘確定)，PLL輸出將移位寄存器32中的并行數據加載到緩沖寄存器42中的時鐘40。字數據44以并行形式就緒以供接收系統中使用。

圖1和2包含保存待發送的字或剛剛接收到的字的緩沖寄存器。在加載下一個字之前，緩沖器允許幾乎全部時間用于待發送或接收的字。完成這些任務的邏輯和時序是眾所周知的。但是，緩沖寄存器不是必需的，并且如果不使用，則待發送的字和接收到的字必須在位時間期間加載。再次，這種設計在本領域中眾所周知。

圖3顯示使用如圖1中所示的串行器(serializer)和如圖2中所示的解串器(de-serializer)的完整雙向系統。注意存在八個數據線和單個時鐘輸入到每個串行器和從每個解串器輸出。串行器與解串器之間的數據和時鐘線典型地是每個使用兩個導體的差分信號。

圖3的串行器/解串器每個包含在這種器件中公用的PLL。但是，PLL消耗顯著的功率、復雜、需要很長的鎖定時間，以及占據相當大的芯片有效面積。省去PLL將是有利的。

圖4顯示說明數據字的串行發送的一般時序圖。字時鐘60供給到產生同步位時鐘62的PLL，字時鐘60必須發生得足夠經常以供PLL保持鎖定。數據位使用字時鐘邊沿加載到移位寄存器中。然后，移位寄存器中的數據位由位時鐘62串行移出。在圖4中，八位的字在位時鐘62的上升沿移出。

類似的操作適用于串行數據的接收。在圖2中，字時鐘34被接收并施加到產生用來將數據位加載到接收移位寄存器中的同步(到字時鐘)位時鐘的PLL?36。當時鐘使得數據位發送和接收時，數據位必須穩定。時間延遲設計到這種系統中以實現這一點，如本領域中已知的。在所示情況下，數據位同步地發送，其中下一個字的第一位直接在前一個字的最后一位之后發送。在其他實例中，數據可以典型地使用框住數據位的開始和停止位異步地發送。在同步和異步情況下，必須使用系統裝置，如本領域中眾所周知的，以準備發送器和接收器適當地發送和接收數據。而且，安排系統發送數據，然后在發送之后，接收數據；而其他系統可以同時地發送和接收。前者稱作半雙工而后者稱作全雙工。再次，系統設計者理解這種系統的限制和需求以適當地發送和接收數據。

接收系統必須能夠從串行位流中區分數據位和字邊界是不言自明的，如上面討論的。Knapp的美國專利4,841,549使用位時鐘發送串行數據。在該申請中，與數據位一起行進的位時鐘通過可重觸發而接收；單觸發。當發送器創建字邊界時，不發送位時鐘。接收器單觸發超時，并且下一個丟失的位時鐘解釋為字邊界。在這種情況下，必須小心地設置可重觸發的單觸發以接收位時鐘以便觸發和適當地超時。該方法由需要建立準確的單觸發以及使用不能改變的設定位時鐘而限制。本發明使用與Knapp專利相比較不同的方法和電路，并且本發明在它的申請中并不如此受限。

通常，傳送串行數據提供運行在發送和接收系統之間的電纜僅需要具有幾個信號(如果差分信號，一個數據對和一個時鐘對)載線(當然，如果不是差分的，可以使用公用回線)的優點。相反地，在電纜上并行地發送數據需要字中每位的線驅動器，以及至少一個時鐘驅動器。這些并行驅動器消耗高功率并且輸出產生顯著系統噪聲的高電流。