[發明專利]不使用PLL產生串行時鐘的方法和裝置

有效

• 申請號: 200680033998.9
• 申請日: 2006-08-24
• 公開（公告）號: CN101263697A
• 公開（公告）日: 2008-09-10
• 發明（設計）人: D·P·莫里爾
• 申請（專利權）人: 快捷半導體有限公司
• 主分類號: H04L25/40
• 分類號: H04L25/40;H03M9/00
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 秦晨

1.一種用于輸出限定數據字的串行數據位的時鐘電路，該時鐘電路包括：

具有輸出和控制信號輸入的振蕩器，其中該輸出傳輸具有響應所述控制信號輸入的頻率的位時鐘脈沖，以及其中振蕩器設計成在一個高于預先設定的值的頻率下起動，所述設定值高于保持輸出數據位完整性所必需的值；以及

比較器，用于比較所述時鐘頻率與所述設定值并且將響應的控制信號輸出到振蕩器控制信號輸入，其中如果所述時鐘頻率高于所述設定值，則所述響應控制減慢時鐘頻率，并且如果時鐘頻率低于設定值，則響應控制信號加速時鐘頻率。

2.根據權利要求1的時鐘電路，還包括：

用于防止位時鐘脈沖發生并且保證在丟失的時鐘脈沖時間期間存在數據位轉換的裝置，其中丟失的位時鐘脈沖和數據位轉換的組合限定數據字。

3.根據權利要求2的時鐘電路，其中丟失的位時鐘脈沖和數據位轉換的組合可以在數據字的開始、中間或結尾出現。

4.根據權利要求1的時鐘電路，其中控制輸入包括兩個輸入：從用于比較的裝置接受加速信號的一個，以及接受減速信號的第二個。

5.根據權利要求1的時鐘電路，還包括：

用于設置高閾值和低閾值的裝置，其中比較器比較時鐘頻率與高和低閾值，其中僅當時鐘頻率超過高閾值時激活減速信號，并且僅當時鐘頻率低于低閾值時激活加速信號。

6.一種用于輸出限定數據字的串行數據位的時鐘電路，該時鐘電路包括：

具有輸出和控制信號輸入的振蕩器，其中該輸出傳輸具有響應控制信號輸入的頻率的位時鐘脈沖，以及其中振蕩器設計成在一個高于預先設定的值的頻率下起動，所述設定值高于保持輸出數據位完整性所必需的值；

比較器，用于比較所述時鐘頻率與所述設定值并且將響應的控制信號輸出到振蕩器控制信號輸入，其中如果所述時鐘頻率高于所述設定值，則所述響應控制減慢時鐘頻率，并且如果時鐘頻率低于設定值，則響應控制信號加速時鐘頻率；

用于防止位時鐘脈沖發生并且保證在丟失的時鐘脈沖時間期間存在數據位轉換的裝置，其中丟失的位時鐘脈沖和數據位轉換的組合限定數據字；以及

用于設置高閾值和低閾值的裝置，其中比較器比較時鐘頻率與高和低閾值，其中僅當時鐘頻率超過高閾值時激活減速信號，并且僅當時鐘頻率低于低閾值時激活加速信號。

7.一種用于輸出限定數據字的串行數據位的方法，該方法包括步驟：

輸出具有響應控制信號輸入的頻率的位時鐘脈沖，其中位時鐘脈沖以一個高于預先設定值的頻率開始，所述設定值高于保持輸出數據位完整性所必需的值；以及

比較所述時鐘頻率與所述設定值并且將響應的控制信號輸出到控制信號輸入，其中如果時鐘頻率高于設定值，則所述響應控制減慢時鐘頻率，并且如果時鐘頻率低于設定值，則所述響應控制信號加速時鐘頻率。

8.根據權利要求7的方法，還包括步驟：

防止位時鐘脈沖發生并且保證在丟失的時鐘脈沖時間期間存在數據位轉換，其中丟失的位時鐘脈沖和數據位轉換的組合限定數據字。

9.根據權利要求8的方法，其中丟失的時鐘脈沖和數據位轉換的組合可以在數據字的開始、中間或結尾出現。

10.根據權利要求7的方法，還包括步驟：

對于所述設定值設置高閾值和低閾值，其中比較步驟比較時鐘頻率與高和低閾值，以及其中僅當時鐘頻率超過高閾值時激活減速信號，并且僅當時鐘頻率低于低閾值時激活加速信號。