[發明專利]半導體集成電路

有效

• 申請號: 200680028484.4
• 申請日: 2006-07-31
• 公開（公告）號: CN101238641A
• 公開（公告）日: 2008-08-06
• 發明（設計）人: 炭田昌哉
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H03K17/687
• 分類號: H03K17/687;H01L21/822;H01L27/04;H03K19/00
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 陸弋;王誠華

技術領域

本發明涉及控制半導體集成電路中襯底電壓的技術。

背景技術

近年來，需要基于MOS元件襯底電壓的控制，來減小源于PVT(工藝、電壓變化、溫度)的半導體集成電路襯底電壓的變化，從而實現最優延遲設置，并減小功耗，其中MOS元件用于供給襯底電壓。為了實現該需求，需要供給襯底電壓控制電路，其用于監測供給襯底電壓的MOS元件的特性，并通過供給襯底電壓的MOS元件，給半導體集成電路供給與實際延遲值一致的最優襯底電壓。有兩種傳統的電路來實現這種襯底電壓控制。

第一種傳統的例子是這樣的構造：通過用于供給襯底電壓的MOS元件，將襯底電壓供給半導體集成電路，從而用于供給襯底電壓的MOS元件的飽和電流為常數，這在非專利文件1中有所敘述。該例子的原理圖示于圖12中。

第二種傳統的例子這樣的構造：對與待控制的電路具有相同電路配置的復制電路的延遲進行監測，從而將使所獲取的延遲值為最優的襯底電壓供給實際電路(半導體集成電路)，這在非專利文件2中有所敘述。

非專利文件1：(M.Sumita、S.Sakiyama、M.Kinoshita、Y.Araki、Y.Ikeda及K.Fukuoka的“MixedBody?Bias?Techniques?with?Fixed?Vt?and?Ids?GenerationCircuits(具有固定Vt和Ids生成電路的混合體偏置技術)”，ISSCC?Digestof?Technical?Papers，158頁-159頁，2004年1月)

非專利文件2：(J.Tschanz、J.Kao、S.Narendra、R.Nair、dantoniadis、A.Chandrakasan及V.De的“Adaptive?Body?Bias?for?Reducing?Impacts?ofDie-to-Die?and?Within-DieParameter?Variation?on?Microprocessor?Frequencyand?Leakage(減小裸片間和裸片內參數變化對微處理器頻率和漏電流的影響的調適性偏置)”，ISSCC?Digest?of?Technical?Papers，412頁-413頁，2002年1月)

發明內容

所解決的技術問題

然而，這兩種構造具有如下問題。不可能僅通過第一種傳統例子中所述的將飽和電流保持為常數，來最優化地校正延遲值。在這種電路中，漏電容主要地影響延遲值，具體來說，雖然為了校正用于供給襯底電壓的MOS元件的飽和電流而供給了正向襯底電壓(襯底電壓的方向是使供給襯底電壓的MOS元件以高速來操作的方向)，但是漏電容還會增加，使用于供給襯底電壓的MOS元件的延遲值不能如預料地那樣得到改善，因此很難最優化地校正延遲值。漏電容與襯底電壓的依賴關系以下面的公式(1)來表示。

Cd＝Cd(0)(1+Vr/Vbt)^-1/m????(1)

Cd：漏電容

Vr：施加的電壓

Vbt：用于供給襯底電壓的MOS元件的襯底電壓

m：自然數2或3

在第二傳統的例子中，為了最優化整個半導體集成電路，需要對所有電路進行監測。而且，不可能控制具有閾值Vt的所有電路。

本發明的主要目的是解決這兩種傳統例子的問題。

解決問題的技術手段

為了解決上述問題，本發明的特征在于不僅監測供給襯底電壓的MOS元件的飽和電流，還監測其漏電容，并以這樣的方式來確定襯底電壓：在確定時考慮由于PVT而導致的漏電容值的變化。更具體地，本發明供給了以下結構。

依據本發明的半導體集成電路包括：

襯底電壓控制電路，至少包括用于供給襯底電壓的MOS元件，所述襯底電壓控制電路用于控制所述半導體集成電路的襯底電壓的供應；

漏極電流設定器，用于通過控制所述供給襯底電壓的MOS元件的襯底電壓，來調節所述供給襯底電壓的MOS元件的漏極電流；

MOS元件特性檢測電路，包括特性檢測元件，用于檢測所述供給襯底電壓的MOS元件的特性；和

漏極電流校正器，用于依據所述MOS元件特征檢測電路所檢測的所述供給襯底電壓的MOS元件的特性，通過控制所述供給襯底電壓的MOS元件的襯底電壓，來校正所述供給襯底電壓的MOS元件的漏極電流。因此，可以在半導體集成電路中實現精確的延遲校正。