[發明專利]定時發生器及半導體試驗裝置

有效

• 申請號: 200680027856.1
• 申請日: 2006-07-28
• 公開（公告）號: CN101233419A
• 公開（公告）日: 2008-07-30
• 發明（設計）人: 須田昌克
• 申請（專利權）人: 株式會社愛德萬測試
• 主分類號: G01R31/3183
• 分類號: G01R31/3183
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 李香蘭

技術領域

本發明涉及給予數據信號規定的延遲量并輸出的定時發生器及具備該定時發生器的半導體試驗裝置，特別是涉及在進行時鐘或數據的分配時，動作依賴的電力消耗(AC成分)小、自分配電路自身產生的噪聲小、進而可降低由時鐘分配引起的定時發生部間的SKEW的定時發生器及具備該定時發生器的半導體試驗裝置。

背景技術

在說明本發明之前，為便于理解本發明，參照圖4說明現有的半導體試驗裝置。

如圖4所示，半導體試驗裝置100通常具備：周期發生器200、圖案發生器300、定時發生器400、波形整形器500、邏輯比較電路600。

周期發生器200基于輸入的基準時鐘輸出周期數據。該周期數據被送向圖案發生器300，并且作為Rate信號(參照圖6)送向定時發生器400。另外，周期發生器200生成用于將數據保存于后述的存儲器211-2、211-3(參照圖5、圖8)的地址。

圖案發生器300，基于周期數據輸出試驗圖案信號及期待值圖案信號。其中的試驗圖案信號被送向定時發生器400，期待值圖案信號被送向邏輯比較電路600。

定時發生器400，被分別輸入基準時鐘信號、試驗圖案信號、周期數據信號(Rate信號)，并輸出整形時鐘信號和比較時鐘信號。其中的整形時鐘信號被送向波形整形器500，比較時鐘信號被送向邏輯比較電路600。

波形整形器500，將整形時鐘信號整形成試驗所需的波形，并將整形圖案信號送向作為試驗對象的半導體器件(下面也簡稱為“DUT”(DeviceUnder?Test))700。

邏輯比較電路600，基于比較時鐘信號將DUT700的應答輸出和期待值圖案信號進行比較。然后，根據它們的一致與否來判定DUT700的良否。

其次，參照圖5說明定時發生器的基本構成。

該圖是表示目前通常使用的定時發生器的構成例的構成概略圖。

如該圖所示，定時發生器200a具備輸出追加了規定的延遲量的信號(TG?OUT)的多個定時發生部210-1～210-n、和對這些定時發生部210-1～210-n分配時鐘的時鐘分配電路220a。

定時發生部210-1～210-n，如該圖所示，具備以Refclk為基準信號而生成并輸出顯示延遲時間的信號的邏輯可變延遲電路(LogicalVariable?Delay)211、和基于來自該邏輯可變延遲電路211的信號給予數據信號延遲量的模擬可變延遲電路(Analog?Variable?Delay)212。

邏輯可變延遲電路211，具備：計數器211-1、第一存儲單元(Memory(U))211-2、第二存儲裝置(Memouy(L))211-3、校準數據存儲單元(CAL?Data)211-4、一致檢測電路211-5、加法器211-6、時鐘周期延遲單元211-7。

模擬可變延遲電路212，如圖5所示，具備邏輯與電路212-1、第一可變延遲電路212-2、第二可變延遲電路212-3。

其次，參照圖6說明定時發生器的動作。

該圖是表示定時發生器的各構成部分的各信號的經時變化的時間圖。

如該圖所示，在定時發生器200a中，例如輸入周期10ns的Refclk信號(該圖(a))。

而且，從定時發生器200a輸出的信號(TG?Out、半導體試驗裝置100中為延遲時鐘)的輸出定時(試驗循環TC)為，從第一次啟動到5ns的時刻(TC1)、和從第二次啟動(從第一次啟動經過1周期的Refclk信號后)到12ns的時刻(TC2)(該圖(b))。

向定時發生器200a中輸入表示啟動時刻的Rate信號(該圖(c))。當輸入了該Rate信號時，將計數器211-1清零(該圖(d))。然后，當未輸入Rate信號時，在Refclk信號的每一周期，計數器211-1每次加1(該圖(d))。

第一存儲單元211-2中存儲輸出信號(TG?Out)的試驗循環(TC)除以Refclk信號的周期后的商。

另外，第二存儲裝置211-3存儲輸出信號(TG?Out)的試驗循環(TC)除以Refclk信號的周期后的余數。

例如，用下式對第一個輸出信號的試驗循環即5ns計算商及余數。

5÷10＝0…5????????????????????(式1)

根據該式1，算出商為0，余數為5nm。其中，商“0”被存儲于第一存儲單元211-2中，余數“5ns”被存儲于第二存儲裝置211-3中(該圖(e)、(f))。