[發明專利]半導體存儲裝置及搭載它的半導體集成電路

無效

• 申請號: 200680018787.8
• 申請日: 2006-05-18
• 公開（公告）號: CN101185141A
• 公開（公告）日: 2008-05-21
• 發明（設計）人: 高橋英治;齊藤義行
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;H01L27/108;H01L21/8242;H01L27/10
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 汪惠民

技術領域

[0001]

本發明涉及半導體存儲裝置，特別涉及半導體集成電路搭載的半導體存儲裝置。

背景技術

[0002]

動態型半導體存儲裝置(DRAM)，容易高集成化及大容量化。近幾年來，被與邏輯電路集成到同一芯片的DRAM(混載DRAM)，得到廣泛的利用。因為混載DRAM的數據傳輸速度特別高，所以適合于進行大量數據的高速運算及通信的系統LSI(例如圖形LSI)。另一方面，與普通的DRAM相比，混載DRAM的制造工藝復雜。作為使混載DRAM的制造工藝簡單化的現有技術，例如下述技術已經廣為人知(例如參照專利文獻1)。在采用該現有技術的DRAM中，存儲單元陣列的一部分——存儲單元的電容器，如下所述，被轉用作旁路電容器(平滑電容)(參照圖2)。多個位線206、207、208的連接端子B_i+1、B_i、B_i-1，與電源線VDD連接。另一方面，字線203、204的連接端子W_i、W_i+1被維持成規定的電位VWL。該電位VWL，將各存儲單元包含的傳輸門201維持成接通狀態。其結果，各存儲單元的電容器202，通過傳輸門201和位線206、207或208做媒介，與電源線VDD連接。這樣，各存儲單元的電容器201就作為附加在電源線VDD和接地之間的旁路電容器發揮作用，抑制電源線VDD的電位變化。作為旁路電容器，與通常利用的MOS晶體管的層間電容及布線間電容相比，存儲單元的電容器對于一般的元件面積而言的電容比高。因此，能夠在確保小面積而且大規模的平滑電容的情況下，從DRAM混載制造工藝中省略旁路電容器的制造工藝。

專利文獻1：JP特開2003-332532號公報

[0003]

在上述的那種現有技術的DRAM中，與被作為旁路電容器使用的存儲單元連接的位線和字線的各電位被固定，所以這些存儲單元完全喪失原來的存儲功能(存儲比特信息的能力)。就是說，被作為旁路電容器使用的存儲單元的總數一定，而且不變。另一方面，DRAM包含的存儲單元中，被實際用來存儲比特信息的單元的數量，通常隨著應用程序、環境及動作狀態而變動。這樣，為了進一步提高存儲單元的利用效率，實現DRAM的更有效的小面積化，需要按照應用所要求的性能、環境及使用狀況動態地變更被作為旁路電容器利用的存儲單元的數量。

發明內容

本發明旨在提供可以將被作為旁路電容器使用的存儲單元的數量動態地變更的半導體存儲裝置。

[0004]

采用本發明的半導體存儲裝置，能夠將存儲單元的旁路電容器與電源線連接，而且能夠該連接斷開。因此，可以變更與電源線連接、被作為旁路電容器利用的電容器的數量。理想的半導體存儲裝置，具有：并列配置的多個位線；

在與位線相交的方向并列配置的多個字線；

被一個字線控制，將所述電容器中的一個與位線中的一個連接的第1晶體管；

將該電容器與電源線連接的第2晶體管；

控制第2晶體管的選擇信號線。更理想的方式是，規定數量的第2晶體管，被相同的選擇信號線控制。選擇信號線最好與規定數量的字線一一對應地設置。此外，與第2晶體管連接的電源線，可以隨著與規定數量的位線或字線連接的存儲單元組的不同而不同。

[0005]

采用本發明的半導體存儲裝置，可以取代第2晶體管，具有將位線中的一個與電源線連接的第3晶體管。這時，選擇信號線控制第3晶體管。更理想的方式是，規定數量的第3晶體管，被相同的選擇信號線控制。第3晶體管還可以將多個位線與相同的電源線連接。

[0006]

在采用本發明的所述半導體存儲裝置中，各存儲單元的電容器，在第2或第3晶體管的接通期間，作為旁路電容器發揮作用，在第2或第3晶體管的斷開期間，作為存儲器發揮作用。這樣，該半導體存儲裝置，可以使沒有被用于存儲比特信息的存儲單元的電容器作為旁路電容器發揮作用，抑制電源線的電位變動。進而，由于能夠用選擇信號線控制第2或第3晶體管的各通斷狀態，所以能夠用單元單位、字碼單位或塊單位，動態變更作為旁路電容器利用的存儲單元的電容器的數量。

[0007]

采用本發明的半導體集成電路，具有采用本發明的上述半導體存儲裝置，按照處理，變更其存儲單元中與電源線連接的電容器的數量。該半導體集成電路最好還具有：執行規定的應用程序的邏輯電路部(最好是CPU)，及