[發明專利]CMOS成像器的隔離工藝和結構

無效

• 申請號: 200680018139.2
• 申請日: 2006-05-24
• 公開（公告）號: CN101180732A
• 公開（公告）日: 2008-05-14
• 發明（設計）人: 弗雷德里克·T·布雷迪;因納·帕特里克
• 申請（專利權）人: 美光科技公司
• 主分類號: H01L27/146
• 分類號: H01L27/146
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 王允方

技術領域

本發明涉及半導體裝置領域，且明確地說，涉及高量子效率CMOS圖像傳感器。

背景技術

CMOS成像器是此項技術中已知的。圖1中說明示范性CMOS傳感器像素四晶體管(4T)單元10的半導體晶片片段的俯視圖。如下文將描述，CMOS傳感器像素單元10包含處于襯底的下伏部分中的光生電荷聚集區域21。此區域21形成為栓式二極管11(圖2)。栓式光電二極管之所以被稱為“栓式”是因為當光電二極管完全耗盡時，光電二極管中的電位被栓在恒定值。然而，應了解，CMOS傳感器像素單元10可包含光電門或其它圖像到電荷轉換裝置，來代替栓式光電二極管，作為光生電荷的初始聚集區域21。

圖1的CMOS圖像傳感器10具有轉移柵極30，其用于將電荷聚集區21中產生的光電電荷轉移到浮動擴散區(感應節點)25。浮動擴散區25進一步連接到源極跟隨器晶體管的柵極50。源極跟隨器晶體管將輸出信號提供到具有柵極60的行選擇存取晶體管，所述柵極60用于對到達端子32的輸出信號進行選擇性地門控。具有柵極40的復位晶體管將浮動擴散區25從柵極40與50之間的源極/漏極區處施加的電源電壓復位為每次電荷從電荷聚集區21轉移之前指定的電荷電平。

圖2中說明圖1的示范性CMOS圖像傳感器10的沿著線2-2′截取的橫截面圖。電荷聚集區21形成為栓式光電二極管11，其具有由p型層24、n型區26和p型襯底20形成的光敏或p-n-p結區。栓式光電二極管11包含兩個p型區20、24，使得n型光電二極管區26在栓電壓下完全耗盡。優選具有n型導電性的摻雜雜質的源極/漏極區22(圖1)提供在晶體管柵極40、50、60的任一側。鄰近于轉移柵極30的浮動擴散區25優選也為n型。

一般來說，在例如圖1-2的CMOS圖像傳感器單元10的CMOS圖像傳感器中，入射光促使電子聚集在區26中。由具有柵極50的源極跟隨器晶體管產生的最大輸出信號與將要從區26中提取的電子數目成比例。最大輸出信號隨著電子電容或區26獲取電子的可接受性增加而增加。栓式光電二極管的電子容量通常取決于圖像傳感器的摻雜水平和植入到有源層中的摻雜劑。

圖2還說明形成在襯底層20中的溝渠隔離區15，在所述襯底層20中形成電荷聚集區21。襯底層20可以是提供在硅基底層上的外延層。通常使用常規STI工藝或通過使用硅局部氧化(LOCOS)工藝而形成溝渠隔離區15。溝渠隔離區15在鄰近的像素之間提供物理障壁，并幫助使像素彼此光學和電隔離。舉例來說，如圖2所示，溝渠隔離區15提供像素區A的栓式光電二極管11與鄰近的像素區B的光敏元件的表面電隔離。

與上述溝渠隔離區15的形成相關聯的另一問題是，當離子植入在襯底中，接近溝渠的底部17和邊緣或側壁16(圖2)時，有源裝置區與溝渠之間的結處可能發生電流泄漏。另外，沿著溝渠隔離區15的底部17和側壁16的主導性結晶平面具有比鄰近的硅襯底高的硅密度，且因此沿著溝渠底部17和側壁16產生高密度捕集點。這些捕集點通常不帶電，但當電子和空穴被捕集在捕集點中時變得帶電。由于沿著溝渠隔離區15的底部17和側壁16形成的這些捕集點，接近和沿著溝渠底部17和側壁16的電流產生可非常高，且可減少另外可從由光電裝置俘獲的光中獲得的光生電荷。從光電二極管耗盡區內部或附近的捕集點產生的電流還導致不合需要的暗電流。

在CMOS圖像傳感器制造過程中使光電二極管中的暗電流最小化比較重要。暗電流通常歸因于栓式光電二極管11的電荷收集區21中的泄漏，這很大程度上取決于CMOS圖像傳感器的摻雜植入條件。另外且如上文所解釋，光電二極管耗盡區內部或附近的缺陷和捕集點很大程度上影響所產生的暗電流的量值。總之，暗電流源自：從光電二極管耗盡區內部或附近的捕集點產生的電流、硅/表面界面處的表面泄漏、由于耗盡區中的高電場而由帶間隧道效應引發的載流子產生、來自光電二極管的橫向側壁的結泄漏，以及來自隔離角落的泄漏(例如，由應力引發且由捕集輔助的隧道效應)。

CMOS成像器通常還因為不能完全收集和儲存區26中收集的電荷而遭受不良的信噪比和不良的動態范圍。因為像素電信號的大小會由于光電陣列中光子聚集的緣故而非常小，所以像素的信噪比和動態范圍應盡可能地高。