[發明專利]用于自適應阱偏置以及用于功率和性能增強的混合晶體取向CMOS結構

無效

• 申請號: 200680009333.4
• 申請日: 2006-03-30
• 公開（公告）號: CN101147259A
• 公開（公告）日: 2008-03-19
• 發明（設計）人: K·伯恩斯坦;J·W·斯萊特;楊敏
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L27/12
• 分類號: H01L27/12
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

技術領域

本發明涉及半導體器件，并且更特別地涉及形成于具有薄的絕緣體上硅(SOI)和塊Si部分的襯底之上的集成半導體器件，比如互補金屬氧化物半導體(CMOS)器件，其中襯底的SOI和塊Si部分具有相同或者不同的晶體取向。特別地，本發明在半導體襯底的SOI和塊Si區域上形成nFET和pFET器件，該半導體襯底具有在(100)、(110)或者(111)晶體平面上的表面。處理襯底的塊Si區域以提供基本上無浮體效應的器件，該浮體效應通常出現在以SOI為襯底形成的器件中。此外，在塊區域中能夠利用阱接觸來控制塊nFET和pFET器件的閾值電壓(Vt)以改進電路功率和性能。

背景技術

絕緣體上硅(SOI)器件提供相較于更多常規半導體器件而言的數項優點。例如，SOI器件可以具有比執行相似任務的其它類型的器件更低的功率消耗要求。SOI器件也可以具有比非SOI器件更低的寄生電容。這轉換成所得電路的更快開關時間。此外，當使用SOI制作工藝來制造電路器件時可以避免互補金屬氧化物半導體(CMOS)器件常常表現出的“閂鎖(latchup)”現象。SOI器件對于電離輻射的不利效應也不那么敏感，因此往往在電離輻射可能造成操作錯誤的應用中更可靠。

隨著CMOS技術縮小到90nm節點以及更小，芯片功率和性能的優化變得越來越有挑戰性。在常規塊CMOS中利用的一種技術是自適應阱偏置。例如J.Tschanz等人在2002年的Solid?State?Circuits第1396頁中公開了該自適應阱偏置技術。這一技術涉及到在nFET阱或者體(p-阱)節點、pFET阱或者體(n-阱)節點和電源(Vdd)節點上改變和選擇最優偏置以在每芯片的基礎上最大化功率和性能。在SOI?CMOS中，這一技術由于阱節點(體)漂浮而不可用。在原理上，可以在SOI?CMOS中利用體連結(body?tie)結構以向浮體節點添加接觸。然而，體連結結構的使用引入寄生電阻和電容，這些寄生電阻和電容將消除自適應阱偏置的有利影響。

一種近來革新的混合取向CMOS技術(HOT)使用SOI?nFET和pFET以及常規塊nFET和pFET。例如M.Yang等人在2003年的IEDM第453頁以及標題為High-Performance?CMOS?Devices?on?HybridCrystal?Oriented?Substrates的美國公開第2004?0256700A1(2004)號中描述了該HOT技術。此外，相同或者不同的晶體取向能夠用于nFET和pFET器件。不同晶體取向的使用允許獨立地優化nFET(在硅中的nFET在(100)取向中具有最高的遷移率和性能)和pFET(在硅中的pFET在(110)取向中具有最高的遷移率和性能)的性能。此外在本領域中已知在(110)晶體平面之上形成的nFET器件具有降低的載流子遷移率和開關速度。

因此需要提供如下集成半導體器件，在該集成半導體器件中利用HOT襯底和自適應阱偏置二者來提供具有功率和性能增強的結構。

發明內容

本發明提供一種半導體結構，包括將在具有能夠部分或者完全耗盡電荷載流子的器件溝道的SOI襯底區域上的場效應晶體管(FET)與在基本上消除浮體效應的高度摻雜阱體接觸的塊Si區域內的FET相組合，并且提供用以使用自適應阱偏置的手段，由此提供用以利用在阱端上的施加偏置來控制塊Si區域FET的閾值電壓的手段。

具體而言，本發明組合了M.Yang等人在2003年的IEDM第453頁中公開的HOT結構的修改，由此針對一個器件類型而產生和接觸高度摻雜阱。這提供了然后用于為常規塊CMOS區域中設置的器件施加偏置以實施自適應阱偏置技術的手段。此外由于阱是單極的，所以對于實施自適應阱偏置而言沒有阱到阱的泄漏或者不利電容，這是相較于用于自適應阱偏置的常規塊CMOS方案而言的主要優點。

廣而言之，本發明提供一種半導體結構，該半導體結構包括：

包括SOI區域和塊Si區域的襯底，其中所述SOI區域和所述塊Si區域具有相同或者不同的晶體取向；

將所述SOI區域與所述塊Si區域分離的隔離區域；

位于所述SOI區域中的至少一個第一器件和位于所述塊Si區域中的至少一個第二器件；以及

位于所述至少一個第二器件下方的阱區域和到所述阱區域的接觸，其中所述接觸穩定浮體效應并且提供用于通過施加偏置電壓來調節所述塊Si區域中場效應晶體管(FET)內閾值電壓的手段。