[發明專利]單循環低功率中央處理單元架構

無效

• 申請號: 200680007157.0
• 申請日: 2006-01-25
• 公開（公告）號: CN101133390A
• 公開（公告）日: 2008-02-27
• 發明（設計）人: 本杰明·F·弗勒明;埃米爾·蘭布朗克
• 申請（專利權）人: 愛特梅爾公司
• 主分類號: G06F9/00
• 分類號: G06F9/00;G06F9/32
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 王允方;劉國偉

技術領域

本發明涉及集成電路。更具體來說，本發明是一種用于微控制器架構的設備和方法，所述微控制器架構實施指令管線以加速程序執行并減少功率消耗。

背景技術

提高系統時鐘頻率是用于改進微處理器或微控制器內的中央處理單元(CPU)的計算性能的慣用方法。所屬領域的技術人員知道，根據公式：Poc?CV²f，CPU所消耗的典型功率(P)取決于總的CPU門電容(C)、電源電壓(V)和系統時鐘頻率(f)。

可通過降低C、V或f來減少功率消耗。由需用以實施設計的門數量確定芯片上的電容(C)。常根據最小化需用以實現所需邏輯的門數目來優化所確定的設計，且所述設計通常提供很小的改進機會。由工藝技術和建立在所述技術上的晶體管的關聯操作特征來限制操作電壓(V)。系統時鐘頻率(f)常提供最佳的改進機會。

通過減少需用以完成指令的時鐘循環數，可降低系統時鐘頻率以在減少功率的同時維持計算處理量?；蛘撸删S持系統時鐘頻率，且對于給定的功率消耗可執行更高速率的計算。在任一情況下，減少了每一計算所需的能量。因此，減少需用以執行指令的時鐘循環數是用于改進CPU的性能的重要方法。因此，所需的是一種用于通過減少需用以執行指令的時鐘循環數而實現高性能CPU(即，具有高速度和低功率消耗)的方法。一種并行執行指令的系統和方法通過增加用給定數量的系統時鐘循環執行的指令的數目可滿足此需求。

發明內容

本發明是一種用于CPU中的指令管線的設備和方法。在示范性實施例中，本發明并入微控制器中，所述微控制器對具有16位地址和8位數據的MCS-51指令集進行操作。所屬領域的技術人員已知利用MCS-51指令集的微控制器是8051微控制器。參考圖1，如現有技術中已知的8051微控制器的方框圖具有內部總線，其提供用于在只讀存儲器(ROM)、隨機存取存儲器(RAM)與算術邏輯單元(ALU)之間進行通信的共同路徑。地址寄存器(AR)、累加器寄存器(ACC)、臨時寄存器(TMP)、數據指針寄存器(DPTR)和堆棧指針寄存器(SP)每一者附接到所述內部數據總線。

現有技術中已知的典型的8051微控制器需要三個系統時鐘循環來獲取從只讀存儲器(ROM)到指令寄存器(IR)的單字節指令。本發明將單字節指令獲取減少到單個系統時鐘循環。MCS51指令集中的指令的長度是一個、兩個或三個字節。在現有技術8051微控制器中，指令獲取操作因此可需要多達九個系統時鐘循環：

??指令長度??(字節)??獲取??(系統時鐘)??一個??兩個??三個??三個??六個??九個

在現有技術8051微控制器中，需用以完成指令執行的時間超過了獲取時間，因為僅在完成指令獲取操作之后才可執行指令所需的微操作，且微操作必須對單個內部總線進行分時操作。通常，指令需要六個或十二個系統時鐘循環來執行。因此，一字節指令或二字節指令將在六個系統時鐘循環中執行，從而在執行單字節指令的過程中顯著地浪費了三個系統時鐘循環。三字節指令將需要十二個系統時鐘循環來執行，從而顯著地浪費了三個系統時鐘循環。

在本發明的示范性實施例中，通過耦合到程序計數器(PC)的16位地址算術單元(AAU)和耦合到堆棧指針(SP)的專用遞增/遞減單元來啟用每字節單個循環的獲取。程序計數器(PC)隨著所獲取的每一指令字節而連續地遞增值“1”，以便維持指令管線，但堆棧指針(SP)可被獨立地壓入或退棧，以啟動服務中斷。隨機存取存儲器(RAM)用于在中斷服務期間保存程序計數器(PC)值，且一旦從中斷子例行程序返回便恢復程序計數器(PC)值。專用緩沖器在中斷或軟件調用期間保存正確的返回地址，以用于壓入RAM中。