[發明專利]單循環低功率中央處理單元架構

無效

• 申請號: 200680007157.0
• 申請日: 2006-01-25
• 公開（公告）號: CN101133390A
• 公開（公告）日: 2008-02-27
• 發明（設計）人: 本杰明·F·弗勒明;埃米爾·蘭布朗克
• 申請（專利權）人: 愛特梅爾公司
• 主分類號: G06F9/00
• 分類號: G06F9/00;G06F9/32
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 王允方;劉國偉

1.一種架構，其在中央處理單元(CPU)內實施指令管線以執行指令，所述架構包括：

地址算術單元(AAU)，其具有第一數據輸入、第二數據輸入和數據輸出；

算術邏輯單元(ALU)，其具有第一數據輸入、第二數據輸入和數據輸出；

程序計數器(PC)寄存器，其耦合到所述地址算術單元(AAU)的所述數據輸出；

只讀存儲器(ROM)，其耦合到所述程序計數器，所述只讀存儲器進一步耦合到指令寄存器并耦合到指令解碼器，所述指令解碼器進一步耦合到所述算術邏輯單元的所述第一數據輸入；以及

隨機存取存儲器(RAM)，其耦合到所述指令解碼器，所述隨機存取存儲器進一步耦合到所述算術邏輯單元(ALU)的所述輸出并耦合到RAM地址寄存器。

2.根據權利要求1所述的架構，其中所述指令管線是兩級管線。

3.根據權利要求2所述的架構，其中所述地址算術單元(AAU)能夠對十六位數字執行運算。

4.根據權利要求3所述的架構，其中所述CPU經配置以執行MCS-51微控制器指令集。

5.一種架構，其在中央處理單元(CPU)內實施指令管線以執行指令，所述架構包括：

地址算術單元(AAU)，其具有第一數據輸入、第二數據輸入和數據輸出；

程序計數器(PC)寄存器，其耦合到所述地址算術單元(AAU)的所述數據輸出；

數據指針寄存器，其耦合到所述地址算術單元(AAU)的所述數據輸出；

地址緩沖器寄存器，其耦合到所述地址算術單元(AAU)的所述數據輸出；

多路復用器，其耦合到所述地址算術單元的所述第一數據輸入，所述多路復用器經配置以將所述程序計數器(PC)寄存器的輸出和所述數據指針寄存器的輸出中的一者耦合到所述地址算術單元(AAU)的所述第一數據輸入；

堆棧指針寄存器，其具有輸入和輸出，以及

堆棧指針遞增/遞減單元，其具有耦合到所述堆棧指針寄存器的所述輸出的輸入，所述堆棧指針遞增/遞減單元進一步具有耦合到所述堆棧指針寄存器的所述輸入的輸出，所述堆棧指針遞增/遞減單元進一步經配置以響應于壓入操作和退棧操作而分別遞增和遞減所述堆棧指針寄存器。

6.根據權利要求5所述的架構，其中所述指令管線是兩級管線。

7.根據權利要求5所述的架構，其中所述地址算術單元(AAU)能夠對十六位數字執行運算。

8.根據權利要求7所述的架構，其中所述程序計數器(PC)寄存器、所述數據指針寄存器和所述地址緩沖器寄存器中每一者都是十六位寄存器。

9.根據權利要求5所述的架構，其中所述堆棧指針寄存器是八位寄存器。

10.根據權利要求5所述的架構，其中所述CPU經配置以執行MCS-51微控制器指令集。

11.一種在中央處理單元(CPU)中實施指令管線的方法，所述方法包括：

在程序指令的執行期間，利用專用遞增/遞減單元來改變堆棧指針的值；

在當前指令的執行期間，遞增程序計數器寄存器以指向下一指令地址；

在非中斷指令執行結束時將當前指令地址存儲在地址緩沖器中；以及

允許所述程序計數器寄存器在中斷執行期間遞增，同時在所述中斷執行期間將中斷返回地址維持在所述地址緩沖器中。

12.根據權利要求11所述的方法，其進一步包括：在非中斷指令的執行期間執行獲取單字節指令與獲取多字節指令的第一字節中的一者。

13.根據權利要求11所述的方法，其進一步包括：在所述程序計數器、所述地址緩沖器與數據指針之間共用十六位地址算術單元(AAU)。

14.根據權利要求11所述的方法，其進一步包括：在獲取操作碼時，提供對寄存器直接和寄存器間接隨機存取存儲器(RAM)地址中的一者的先行預解碼。

15.根據權利要求11所述的方法，其進一步包括：在指令循環期間同時執行對隨機存取存儲器(RAM)的讀取操作和寫入操作。

16.根據權利要求11所述的方法，其進一步包括：在指令循環期間執行對隨機存取存儲器(RAM)的讀取操作且延遲對所述隨機存取存儲器(RAM)的寫入操作，直到下一指令循環為止。